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公开(公告)号：CN103676493A
公开(公告)日：2014-03-26
申请号：CN201210357244.6
申请日：2012-09-21
Applicant: 中国科学院微电子研究所
IPC: G03F7/20 , G03F1/20 , H01L21/027
Abstract: 本发明公开一种降低线条粗糙度的混合光刻方法，包括：在衬底上形成结构材料层和第一硬掩模层；执行第一光刻/刻蚀，在第一硬掩模层上形成第一光刻胶图形，刻蚀第一硬掩模层，形成第一硬掩模图形；在第一硬掩模图形上形成第二硬掩模层；执行第二光刻/刻蚀，在第二硬掩模层上形成第二光刻胶图形，刻蚀第二硬掩模层，形成第二硬掩模图形；继续刻蚀第二硬掩模层和第一硬掩模层，形成第三硬掩模图形；以第三硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。依照本发明方法，采用材质不同多层硬掩模层并多次刻蚀，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动变化。
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公开(公告)号：CN102877041A
公开(公告)日：2013-01-16
申请号：CN201110197889.3
申请日：2011-07-14
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: C23C16/505 , C23C16/04 , C23C16/52 , H01L21/31 , H01L21/768 , H01L21/02
CPC classification number: H01L21/76819 , C23C16/4401 , C23C16/50 , C23C16/54
Abstract: 本发明提供了一种薄膜沉积方法，包括：对第一沉积腔体热机；对第二沉积腔体热机；对第一沉积腔体预处理，在第一沉积腔体内沉积薄膜，对第一沉积腔体清洗(Clean)、后处理并退出晶片；对第二沉积腔体预处理，在第二沉积腔体内沉积薄膜，对第二沉积腔体清洗(Clean)、后处理并退出晶片；其特征在于，对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有一定的时间间隔。依照本发明的稳定薄膜厚度的方法，能良好解决沉积过程中每批次产品的第一对晶片上薄膜厚度变薄或者变厚的问题。此外，本发明在不增加热机晶片的情况下，大大节省了人力因素的影响，实现了自动化；并且，受影响的晶片不再需要报废，提升了产品的良率。
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公开(公告)号：CN105428317B
公开(公告)日：2018-09-18
申请号：CN201410465366.6
申请日：2014-09-12
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: H01L21/8238 , H01L21/28
Abstract: 一种半导体器件制造方法，包括：在包含半导体结构的衬底上依次形成线条叠层、硬掩模叠层，所述硬掩模叠层包括至少一个第一硬掩模层和至少一个第二硬掩模层，所述第一硬掩模层包含硅基绝缘材料，所述第二硬掩模层包含非硅基绝缘材料；在硬掩模叠层上形成光刻胶图形；以光刻胶图形为掩模，各向异性干法刻蚀硬掩模叠层形成硬掩模图形；以硬掩模图形为掩模，各向异性干法刻蚀线条叠层形成精细线条。依照本发明的半导体器件制造方法，采用多层掩模提高了线条的垂直度和刻蚀选择性，提高了线条精度、有效降低了器件尺寸。
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公开(公告)号：CN105565261B
公开(公告)日：2018-02-16
申请号：CN201610067780.0
申请日：2016-01-29
Applicant: 中国科学院微电子研究所
IPC: B81C1/00 , G03F7/00 , H01L21/027
Abstract: 本发明提供了一种定向自组装模板转移方法，包括：提供半导体衬底，在所述半导体衬底上形成掩模层；在所述掩模层上形成缓冲层；在所述缓冲层上形成嵌段共聚物；对所述嵌段共聚物进行定向自组装，分别形成由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域；选择性去除所述第一区域并保留所述第二区域以形成预定图案；利用所述预定图案对所述缓冲层进行刻蚀以形成缓冲层图案；以及以所述缓冲层图案为掩模，对所述掩模层进行刻蚀，以形成掩模层图案。在本发明的定向自组装模板转移方法中引入了由非晶硅或多晶硅构成的缓冲层，降低了刻蚀过程中对嵌段共聚物分子弱刻蚀特性的高度依赖，因此能够得到高保真和重复性好的刻蚀结构。
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公开(公告)号：CN103531459B
公开(公告)日：2017-07-11
申请号：CN201210229309.9
申请日：2012-07-03
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: H01L21/3065 , H01L21/28
CPC classification number: H01L21/28017
Abstract: 本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积介质材料层；执行主刻蚀，刻蚀介质材料层形成侧墙，并在衬底上留有介质材料层的残留；执行过刻蚀，去除介质材料层的残留。依照本发明的半导体器件制造方法，不采用氧化硅的刻蚀阻挡层，而是采用含氦气的刻蚀气体进行两步刻蚀，降低对衬底的损伤的同时还降低了工艺复杂性，此外还能优化阀值电压、有效降低EoT、提高栅控能力以及驱动电流。
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Patent Agency Ranking
公开(公告)号：CN103676493B
公开(公告)日：2017-05-03
申请号：CN201210357244.6
申请日：2012-09-21
Applicant: 中国科学院微电子研究所
IPC: G03F7/20 , G03F1/20 , H01L21/027
Abstract: 本发明公开一种降低线条粗糙度的混合光刻方法，包括：在衬底上形成结构材料层和第一硬掩模层；执行第一光刻/刻蚀，在第一硬掩模层上形成第一光刻胶图形，刻蚀第一硬掩模层，形成第一硬掩模图形；在第一硬掩模图形上形成第二硬掩模层；执行第二光刻/刻蚀，在第二硬掩模层上形成第二光刻胶图形，刻蚀第二硬掩模层，形成第二硬掩模图形；继续刻蚀第二硬掩模层和第一硬掩模层，形成第三硬掩模图形；以第三硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。依照本发明方法，采用材质不同多层硬掩模层并多次刻蚀，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动变化。
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公开(公告)号：CN106558603A
公开(公告)日：2017-04-05
申请号：CN201510641683.3
申请日：2015-09-30
Applicant: 中国科学院微电子研究所
CPC classification number: H01L29/66484 , B82Y40/00 , H01L29/1033 , H01L29/7831
Abstract: 本发明提供一种围栅纳米线器件的制造方法，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的栅极，在栅极两侧形成侧墙；在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区。该方法通过对纳米线的沟道区域和源漏区域分别处理，获得小尺寸的纳米线沟道的同时，可以有效的降低源漏区域的接触电阻，提高器件的性能。
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公开(公告)号：CN103531464B
公开(公告)日：2017-03-22
申请号：CN201210229544.6
申请日：2012-07-03
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: H01L21/311
Abstract: 本发明氮化硅薄膜高深宽比孔的刻蚀方法，首先将已经形成半导体所需图形的氮化硅薄膜的半导体器件放入刻蚀腔体内，然后采用干法等离子体工艺，通入高碳链分子碳氟基气体、氧化性气体、稀释性气体、含氢碳氟基气体，加上射频功率，激发出等离子体；经过等离子体稳定步骤后，进行氮化硅薄膜的刻蚀，直至高深宽比孔的刻蚀形貌及孔径大小及深度达到要求。发明采用独特的碳氟基气体刻蚀氮化硅薄膜，通过调节气体组分、功率大小，既可控制深孔侧壁上的碳氟聚合物的沉积量避免孔的关键尺寸变大、又可去除已沉积在深孔底部的聚合物以保证刻蚀可以继续进行，进而能够调节孔的刻蚀形貌。
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公开(公告)号：CN103681274B
公开(公告)日：2016-12-28
申请号：CN201210336478.2
申请日：2012-09-12
Applicant: 中国科学院微电子研究所
IPC: H01L21/28
CPC classification number: H01L29/66545 , H01L21/31055 , H01L21/31144 , H01L21/32139 , H01L29/51 , H01L29/66492 , H01L29/66621 , H01L29/66833
Abstract: 本发明提供了一种假栅结构的制造方法。本发明在假栅材料层之上形成了ONO结构和顶层非晶硅层，首先以图案化的顶层非晶硅层为掩膜对ONO结构进行刻蚀，能够精确地控制其尺寸和剖面形貌，使ONO结构成为所期望的假栅材料层的掩膜，并且能够控制ONO各层刻蚀速率和厚度；接着，以ONO结构为掩膜刻蚀假栅材料层，同样实现图形的精确转移，使得假栅关键尺寸和剖面形貌得到精确控制，使得后续形成的金属栅极具有良好的粗糙度，保证了器件的性能及其稳定性。
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公开(公告)号：CN103531476B
公开(公告)日：2016-12-28
申请号：CN201210229456.6
申请日：2012-07-03
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: H01L21/336 , H01L21/311
Abstract: 本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积介质材料层；执行主刻蚀，刻蚀介质材料层形成侧墙，并在衬底上留有介质材料层的残留；执行过刻蚀，去除介质材料层的残留。依照本发明的半导体器件制造方法，不采用氧化硅的刻蚀阻挡层，而是采用碳氟基气体进行两步刻蚀，降低对衬底的损伤的同时还降低了工艺复杂性，此外还能优化阀值电压、有效降低EoT、提高栅控能力以及驱动电流。
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