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公开(公告)号：CN107195534B
公开(公告)日：2021-04-13
申请号：CN201710371220.9
申请日：2017-05-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/02 , H01L21/683 , H01L29/04 , H01L29/06
Abstract: 本发明提供一种Ge复合衬底、衬底外延结构及其制备方法，所述Ge复合衬底的制备方法包括：提供Ge衬底，且所述Ge衬底具有注入面，其中，所述Ge衬底为具有斜切角度的Ge衬底；于所述注入面进行离子注入，以在所述Ge衬底的预设深度处形成缺陷层；提供支撑衬底，将所述Ge衬底与所述支撑衬底键合；沿所述缺陷层剥离部分所述Ge衬底，使所述Ge衬底的一部分转移至所述支撑衬底上，以在所述支撑衬底上形成Ge薄膜，获得Ge复合衬底。通过上述方案，解决了在Si基衬底上直接生长III‑V族外延层困难、在Ge衬底上外延生长III‑V族外延层反相畴难抑制以及Ge与Si基材料等集成难的问题。
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公开(公告)号：CN106952954B
公开(公告)日：2020-11-13
申请号：CN201610008650.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/417 , H01L29/08
Abstract: 本发明提供一种SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中间部分的重掺杂第一导电类型区、从纵向两端及横向外端包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN109678106B
公开(公告)日：2020-10-30
申请号：CN201811347796.2
申请日：2018-11-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: B81C3/00
Abstract: 本发明涉及一种硅基异质集成4H‑SiC外延薄膜结构的制备方法，包括提供碳化硅单晶晶片，通过氢离子注入在碳化硅单晶晶片中形成注入缺陷层并提供碳化硅单晶薄膜；在碳化硅单晶晶片或碳化硅单晶薄膜上外延生长4H‑SiC单晶薄膜；将所述4H‑SiC单晶薄膜与一硅支撑衬底键合，得到包括碳化硅单晶晶片、4H‑SiC单晶薄膜和硅支撑衬底的复合结构；剥离，得到包括碳化硅单晶薄膜、4H‑SiC单晶薄膜和硅支撑衬底的复合结构；表面处理以除去碳化硅单晶薄膜，得到包括4H‑SiC单晶薄膜和硅支撑衬底的硅基异质集成4H‑SiC外延薄膜结构。本发明的制备方法得到的集成薄膜结构不存在结晶质量差的问题。
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公开(公告)号：CN109671618B
公开(公告)日：2020-10-02
申请号：CN201811347767.6
申请日：2018-11-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/04 , H01L21/265 , H01L21/425
Abstract: 本发明涉及一种高平坦度异质集成薄膜结构的制备方法，包括提供具有注入面的单晶晶片；从注入面向单晶晶片进行离子注入形成注入缺陷层，该注入缺陷层的上方形成单晶薄膜；将注入面与支撑衬底直接键合，得到包括单晶晶片和支撑衬底的第一复合结构；对第一复合结构进行退火处理，使得第一复合结构沿着注入缺陷层剥离，得到包括损伤层、单晶薄膜和支撑衬底的第二复合结构；通过离子束对第二复合结构进行表面处理以除去损伤层并进行抛光，得到包括单晶薄膜和支撑衬底的高平坦度异质集成薄膜结构。本发明的制备方法得到的集成薄膜结构不存在晶格失配的问题，单晶薄膜致密而具有高的质量，同时解决了异质集成薄膜结构的表面粗糙度难以处理的问题。
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公开(公告)号：CN111679364A
公开(公告)日：2020-09-18
申请号：CN202010487984.6
申请日：2020-06-02
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G02B6/122
Abstract: 本发明涉及一种应用于中红外波段的悬空型边缘耦合器，包括三端口倒锥形耦合器(1)、悬空脊型波导(2)和悬梁臂支撑结构(3)。本发明通过独特的结构设计增大了耦合效率，同时增大了工艺容差，也为测试带来了极大的方便，解决了中红外波段波导-光纤耦合损耗大的问题，具有良好的应用前景。
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Patent Agency Ranking
公开(公告)号：CN111435666A
公开(公告)日：2020-07-21
申请号：CN201910027528.0
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种图形化结构的SOI衬底及其制备方法，包括：在第二半导体衬底上形成周期结构并进行离子注入形成剥离界面；在第一半导体衬底上的绝缘层中形成凹槽，凹槽未贯穿绝缘层；键合周期结构及绝缘层，以形成空腔；进行退火工艺加强键合强度，并使周期结构从剥离界面处剥离；其中，键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，退火工艺过程中，所述空腔内的混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。本发明可以使空腔结构在高温环境下，具有与外界大气压相近的内部压强，空腔结构不容易被内外气压差破坏，从而得到具有薄层顶半导体层的图形化结构的SOI衬底。
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公开(公告)号：CN111435648A
公开(公告)日：2020-07-21
申请号：CN201910026972.0
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/265 , H01L21/84 , H01L21/20
Abstract: 本发明提供一种图形化结构的SOI衬底的制备方法，包括：在第二半导体衬底中进行离子注入形成剥离界面；于第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；键合第二半导体衬底及第一绝缘层，以形成空腔；进行退火工艺加强键合强度，并使第二半导体衬底从剥离界面处剥离；其中，键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，退火工艺过程中，所述空腔内的混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。本发明可以使空腔结构在高温环境下，具有与外界大气压相近的内部压强，空腔结构不容易被内外气压差破坏，从而得到具有薄层顶半导体层的图形化结构的SOI衬底。
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公开(公告)号：CN108493334B
公开(公告)日：2020-06-30
申请号：CN201810215518.5
申请日：2018-03-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L41/312
Abstract: 本发明提供一种薄膜异质结构的制备方法，包括步骤：提供晶圆衬底，具有注入面；自注入面对晶圆衬底进行离子注入，于晶圆衬底内的预设深度处形成注入缺陷层；提供支撑衬底，将支撑衬底及晶圆衬底进行升温键合；对得到的结构进行退火处理，形成连续缺陷层；将得到的结构降至预设温度，以基于降温产生的反向热应力沿连续缺陷层剥离部分晶圆衬底，得到包括支撑衬底及晶圆薄膜的薄膜异质结构，预设温度低于键合温度。本发明通过升温键合的方式，可以降低键合结构的热应变，使得键合结构在高温工艺中保持稳定完整，有效避免了剥离过程中由于热失配引起的裂片问题，本发明还通过反向热应力辅助的方法使键合结构在连续缺陷层分开而对键合界面无影响。
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公开(公告)号：CN111293214A
公开(公告)日：2020-06-16
申请号：CN201811495201.8
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于柔性衬底的磁性隧穿结器件及其制作方法，该器件包括：第一金属连接层，形成于一柔性CMOS电路基底上、第一金属过渡层、固定磁层、隧穿层、自由磁层、第二金属过渡层以及第二金属连接层。本发明采用原子层沉积工艺、化学气相沉积工艺或薄膜剥离-转移工艺制作自由磁层，可以避免隧穿层不被溅射粒子损伤，提高隧穿层的质量。本发明的固定磁层及自由磁层为二维铁磁材料层，其厚度较薄，一方面可以提高磁性隧穿结器件的磁化取向速度，另一方面可以获得较为轻薄的磁性隧穿结器件。本发明可以将磁性隧穿结器件直接制备于柔性衬底电路上，减小了器件制备成本，扩大了其应用范围。
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公开(公告)号：CN111293138A
公开(公告)日：2020-06-16
申请号：CN201811495212.6
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/22
Abstract: 本发明提供一种三维MRAM存储结构及其制作方法，结构包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层；第一连接电路层，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，直接制作于所述第一连接电路层上，以及若干个第二连接电路层，位于相邻的第二存储层之间。本发明与传统工艺相比，不需要硅穿孔(TSV)工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路通过半导体材料及金属布线层有序的堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。
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