公开(公告)号：CN101341589A

公开(公告)日：2009-01-07

申请号：CN200780000853.3

申请日：2007-08-07

Applicant: 东京毅力科创株式会社

Inventor： 齐藤美佐子 ,  林辉幸 ,  藤原馨

IPC: H01L21/66 ,  G01N21/956 ,  G01N23/225 ,  G01R31/302 ,  H01L21/027

CPC classification number: G01N23/2251 ,  G01N21/956 ,  G01N2223/646 ,  G01R31/2831 ,  G01R31/305 ,  G01R31/307 ,  G01R31/308 ,  G01R31/311 ,  H01L22/12 ,  H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种对形成于基板上的形状的缺陷进行检查的缺陷检查方法，对于在基板上的被分割的多个区域中分别形成的规定图案，以光学式方法依次进行一次检查，从该多个区域中选择进行二次检查的该区域。对所选择的区域，使用电子射线进行二次检查，检测出缺陷。

公开(公告)号：CN1921068A

公开(公告)日：2007-02-28

申请号：CN200610151453.X

申请日：2004-10-08

Applicant: 东京毅力科创株式会社

Inventor： 守屋刚 ,  长池宏史 ,  林辉幸 ,  藤原馨

IPC: H01L21/00 ,  H01L21/205 ,  H01L21/3065 ,  H01L23/31 ,  H01L21/67 ,  C23C16/44 ,  C23C14/22 ,  C23F4/00 ,  H01J37/32 ,  H05H1/46

Abstract: 本发明提供一种防止微粒附着装置，为了防止在基板处理工序的装置内的微粒附着在基板上，在利用离子发生装置使微粒带电的同时，利用直流电源将与带电微粒同极性的直流电压施加在基板上。而且，在将气体导入基板处理工序的真空处理室的上下电极之间，将高频电压施加在上下电极上生成等离子体时，以多阶段顺序施加高频电压。即，在最初步骤中，将能够等离子体点火的最小限度的高频电压施加在上下电极上，生成最小限度等离子体，然后，分阶段地增加所施加电压，生成规定的等离子体。

公开(公告)号：CN108666239B

公开(公告)日：2023-06-30

申请号：CN201810262984.9

申请日：2018-03-28

Applicant: 东京毅力科创株式会社

Inventor： 藤原馨

IPC: H01L21/67 ,  H01L21/673

Abstract: 本发明涉及基板处理装置、基板处理方法和存储介质。防止经由基板处理部处理完毕的基板在被收纳于承载件内之后被该承载件内中包括的异物污染。所述装置具备：台，其用于载置内部收纳有基板的承载件；基板处理部，其用于对所述基板进行处理；基板搬送机构，其用于在载置于所述台的所述承载件与所述基板处理部之间搬送所述基板；承载件加热机构，其将已被搬出了所述基板的状态下的所述承载件加热到比将经由所述基板处理部处理完毕的基板搬入该承载件时的该基板的温度高的温度；以及气体流出机构，其用于使被所述承载件加热机构加热的所述承载件的内部的气体向该承载件的外侧流出。

公开(公告)号：CN102163573A

公开(公告)日：2011-08-24

申请号：CN201110021902.X

申请日：2011-01-14

Applicant: 东京毅力科创株式会社

Inventor： 阪上博充 ,  堀内孝 ,  藤原馨

IPC: H01L21/683 ,  H01L21/00 ,  H01L21/677

CPC classification number: H01L21/67109 ,  H01L21/67201 ,  H01L21/6875

Abstract: 本发明提供一种支承体机构，其当支承半导体晶片等被处理体时，能够防止在其背面(下面)出现划痕和划伤等。在用来支承板状的被处理体W的支承体构造中包括：用来承受被处理体的负载的支承体主体104；在支承体主体的上面形成的多个凹部状的支承体收纳部106；和被收纳在各个支承体收纳部内、且其上端比支承体主体的上面更向上方突出，在上端邻接并支承被处理体的下面，同时能够在支承体收纳部内转动的支承体108。这样，当支承半导体晶片等被处理体时，能够防止在其背面(下面)出现划痕和划伤等。

公开(公告)号：CN101471242A

公开(公告)日：2009-07-01

申请号：CN200810189121.X

申请日：2008-12-29

Applicant: 东京毅力科创株式会社

Inventor： 田村明威 ,  林辉幸 ,  藤原馨

IPC: H01L21/00 ,  H01L21/677

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11521

Abstract: 本发明提供一种图案形成方法和半导体制造装置，利用等离子体蚀刻在基板上的膜上形成平行的线状的图案，并且能够实现上述图案的细微化。以在第一层上形成的原始图案作为基点，在第二层上形成的掩模图案上形成薄膜，并利用等离子体进行各向异性蚀刻，在以夹着形成于第一层的膜上的掩模图案的掩模部分的宽度方向中央部的位置对应的区域相对的方式形成的两个掩模部分之间，使在这些掩模部分的侧壁上末端扩宽的堆积部分残留下来，并且使第三层的膜的表面从这些堆积部分之间露出，并且使在上述两个掩模图案以外的互相邻接的掩模部分之间连续的堆积部分残留下来之后，除去上述掩模。然后，以上述堆积部分作为掩模利用等离子体对上述下层的膜进行蚀刻。