公开(公告)号：CN111193417B

公开(公告)日：2023-12-26

申请号：CN201911087202.3

申请日：2019-11-08

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥彻雄 ,  曾根田真也 ,  上马场龙

IPC: H02M7/00 ,  H01L29/739

Abstract: 提供抑制了内置的反向导通二极管正向导通时的导通损耗的开关元件的控制装置。对内置了反向导通二极管的开关元件进行控制的开关元件的控制装置具备：电压检测电路，其对开关元件的第1以及第2主电极之间的电压进行检测；比较器电路，其将由电压检测电路检测出的检测电压和阈值电压进行比较；以及驱动电路，其对开关元件的驱动进行控制，比较器电路在检测电压超过所述阈值电压的情况下，以不向开关元件赋予接通信号的方式对驱动电路进行控制。

公开(公告)号：CN111193417A

公开(公告)日：2020-05-22

申请号：CN201911087202.3

申请日：2019-11-08

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥彻雄 ,  曾根田真也 ,  上马场龙

IPC: H02M7/00 ,  H01L29/739

Abstract: 提供抑制了内置的反向导通二极管正向导通时的导通损耗的开关元件的控制装置。对内置了反向导通二极管的开关元件进行控制的开关元件的控制装置具备：电压检测电路，其对开关元件的第1以及第2主电极之间的电压进行检测；比较器电路，其将由电压检测电路检测出的检测电压和阈值电压进行比较；以及驱动电路，其对开关元件的驱动进行控制，比较器电路在检测电压超过所述阈值电压的情况下，以不向开关元件赋予接通信号的方式对驱动电路进行控制。

公开(公告)号：CN109103247A

公开(公告)日：2018-12-28

申请号：CN201810635534.X

申请日：2018-06-20

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  金田充 ,  西康一 ,  中村胜光

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明的目的在于，提供能够防止发生电压及电流的振荡的半导体装置及其制造方法。本发明涉及的半导体装置具有：n型硅衬底(1)；以及第一n型缓冲层(8)，其形成于n型硅衬底(1)的背面内，具有从背面起的深度不同的多个质子的浓度的峰值，对于第一n型缓冲层(8)，从存在于靠近背面的位置的峰值朝向n型硅衬底(1)的表面的质子的浓度的梯度，小于从存在于远离背面的位置的峰值朝向表面的质子的浓度的梯度。

公开(公告)号：CN108074977A

公开(公告)日：2018-05-25

申请号：CN201711107493.9

申请日：2017-11-10

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  高桥彻雄 ,  金田充 ,  上马场龙 ,  西康一

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/0638 ,  H01L21/047 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/66068 ,  H01L29/7397

Abstract: 本发明提供以兼顾泄漏电流抑制和SCSOA的方式改善后的半导体装置及其制造方法。半导体装置(20)具备：漂移层(1)，其由第一导电型的半导体材料形成；MOSFET部(22)，其包含在漂移层(1)的表面设置的p型基极层(2)；第一n型缓冲层(8)，其设置于漂移层(1)的背面；以及第二n型缓冲层(11)，其设置于第一n型缓冲层(8)的背面且杂质浓度高。第一n型缓冲层(8)与漂移层(1)相比杂质浓度高，每单位面积的电活性的杂质的总量小于或等于1.0×1012cm-2。

公开(公告)号：CN111129135A

公开(公告)日：2020-05-08

申请号：CN201911024243.8

申请日：2019-10-25

Applicant: 三菱电机株式会社

Inventor： 高桥彻雄 ,  金田充

IPC: H01L29/739 ,  H01L29/06

Abstract: 在具备开关元件以及二极管的半导体装置中，抑制开关元件的耐量的降低及制造工序数的增加，并使二极管动作时的恢复损耗降低。半导体装置(100)具备二极管和作为开关元件的IGBT。IGBT具备：p型沟道掺杂层(2)，其形成于半导体衬底的正侧的表层部；p+型扩散层(4)以及n+型源极层(3)，它们分别在p型沟道掺杂层(2)的表层部选择性地形成；以及发射极电极(11)，其与n+型源极层(3)以及p+型扩散层(4)连接。p型沟道掺杂层(2)的一部分到达半导体衬底的正侧的表面与发射极电极(11)连接。在半导体衬底的正侧的表面，在p型沟道掺杂层(2)与n+型源极层(3)之间夹着p+型扩散层(4)，p型沟道掺杂层(2)不与n+型源极层(3)邻接。

公开(公告)号：CN107275395A

公开(公告)日：2017-10-20

申请号：CN201710220403.0

申请日：2017-04-06

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  高桥彻雄 ,  金田充 ,  上马场龙

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 得到一种能够实现泄漏电流的降低以及断开时的电压振荡的防止、并且改善短路耐量的半导体装置。IGBT具有：p基极层(2)，其形成于n型硅衬底(1)的表面(第1主面)侧，与n型硅衬底(1)相比杂质浓度高；以及深n+缓冲层(8)及浅n+缓冲层(9)，它们形成于n型硅衬底(1)的背面(第2主面)侧，与n型硅衬底(1)相比杂质浓度高。深n+缓冲层(8)遍布n型硅衬底(1)的背面侧的整体而形成。浅n+缓冲层(9)选择性地形成于n型硅衬底(1)的背面侧。浅n+缓冲层(9)与深n+缓冲层(8)相比杂质浓度高，与深n+缓冲层(8)相比从背面起的深度浅。

公开(公告)号：CN100485958C

公开(公告)日：2009-05-06

申请号：CN200510118820.1

申请日：2005-10-28

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥英树

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/0834 ,  H01L29/66333 ,  H01L29/7395 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明目的是提供恢复损失低且具备高耐压的半导体装置。本发明的半导体装置，其特征在于，具备：(a)具有表面和背面的第1导电型的半导体基板；(b)绝缘栅极型晶体管，具备：表面形成的第1导电型的发射极区；表面形成的第2导电型的基极区；表面上，隔着绝缘膜与基极区相对的栅极；表面上与发射极区连接的发射极；(c)背面形成的第2导电型的集电极区；(d)背面上与集电极区相对设置的集电极；(e)表面和背面间与集电极区共同包围绝缘型晶体管的第2导电型的分离区，集电极区的厚度在17～50微米的范围内。

公开(公告)号：CN100477259C

公开(公告)日：2009-04-08

申请号：CN200410061670.0

申请日：2004-06-23

Applicant: 三菱电机株式会社

Inventor： 德田法史 ,  湊忠玄 ,  金田充

IPC: H01L29/739 ,  H01L29/74 ,  H01L29/78 ,  H01L21/328 ,  H01L21/335

CPC classification number: H01L29/0661 ,  H01L29/0615 ,  H01L29/7395

Abstract: 本发明提供确保稳定的反向耐压而且提高芯片表面的利用效率的纵型半导体器件，半导体器件具有在第2主面一侧形成了p型接触层2的n型半导体衬底1，在其周边部分形成沟槽13使得从第1主面到达接触层2那样包围内部，从其侧面通过扩散形成的p型分离区14设置成与接触层2连接，沟槽13的内部填埋充填物16。

公开(公告)号：CN100423285C

公开(公告)日：2008-10-01

申请号：CN03160302.5

申请日：2003-09-26

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥英树

IPC: H01L29/72 ,  H01L29/78 ,  H01L21/328 ,  H01L21/336

CPC classification number: H01L29/66333 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/7395

Abstract: 获得可保持双向耐压、且可靠性高的半导体器件及其制造方法和半导体衬底及其制造方法。为此，N-型硅衬底(1)具有相对的底面和上表面。基于P型杂质的扩散，在N-型硅衬底(1)的底面内全面形成高浓度的P型杂质扩散层(3)。而且，基于P型杂质的扩散，在N-型硅衬底(1)的上表面内局部形成P型隔离区(2)。P型隔离区(2)具有抵达P型杂质扩散层(3)的上表面的底面。另外，当从N-型硅衬底(1)的上表面一侧观察时，P型隔离区(2)包围作为N-型硅衬底(1)的一部分的N-区(1a)而形成。并且，被P型隔离区(2)包围的上述N-区(1a)被规定为N-型硅衬底(1)的元件形成区。

公开(公告)号：CN1494162A

公开(公告)日：2004-05-05

申请号：CN03160302.5

申请日：2003-09-26

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥英树

IPC: H01L29/72 ,  H01L29/78 ,  H01L21/328 ,  H01L21/336

CPC classification number: H01L29/66333 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/7395

Abstract: 获得可保持双向耐压、且可靠性高的半导体器件及其制造方法和半导体衬底及其制造方法。为此，N－型硅衬底1具有相对的底面和上表面。基于P型杂质的扩散，在N－型硅衬底1的底面内全面形成高浓度的P型杂质扩散层3。而且，基于P型杂质的扩散，在N－型硅衬底1的上表面内局部形成P型隔离区2。P型隔离区2具有抵达P型杂质扩散层3的上表面的底面。另外，当从N－型硅衬底1的上表面一侧观察时，P型隔离区2包围作为N－型硅衬底1的一部分的N－区1a而形成。并且，被P型隔离区2包围的上述N－区1a被规定为N－型硅衬底1的元件形成区。