公开(公告)号：CN110689911A

公开(公告)日：2020-01-14

申请号：CN201910520336.3

申请日：2019-06-17

Applicant: 三星电子株式会社

Inventor： 赵槿汇 ,  朴乘汉 ,  金孝真 ,  安国一

IPC: G11C11/22 ,  H01L27/11 ,  H01L27/108

Abstract: 半导体存储器设备包括：存储器单元阵列，包括存储器单元；行解码器，其通过第一导线连接到存储器单元阵列；写入驱动器和读出放大器，其通过第二导线连接到存储器单元阵列；电压发生器，用于向行解码器供应第一电压，并向写入驱动器和读出放大器供应第二电压；和数据缓冲器，其连接到写入驱动器和读出放大器，并且在写入驱动器和读出放大器与外部设备之间传输数据。行解码器、写入驱动器和读出放大器、电压发生器和数据缓冲器中的至少一个包括用于放大电压的第一铁电电容器。

公开(公告)号：CN109037202A

公开(公告)日：2018-12-18

申请号：CN201810563690.X

申请日：2018-06-04

Applicant: 三星电子株式会社

Inventor： 金孝真 ,  千宽永

IPC: H01L27/02 ,  H01L29/423

Abstract: 本申请公开一种半导体装置。所述半导体装置包括：单元区，其包括在第一方向上延伸的第一有源区和第二有源区及其之间的分离区。单元区具有第一宽度。第一栅极结构和第二栅极结构布置在单元区上，所述二者在第一方向上彼此间隔开，并且在第二方向上延伸。第一金属线和第二金属线布置在单元区上，所述二者在第一方向上延伸，并且彼此间隔开第一间距。第一金属线和第二金属线中的每一个具有第二宽度。第一栅极接触件将第一栅极结构与第一金属线电连接。第一栅极接触件的至少一部分覆盖分离区。第二栅极接触件将第二栅极结构与第二金属线电连接。第二栅极接触件的至少一部分覆盖分离区。第一宽度除以第一间距和第二宽度之和的结果为六或更小。

公开(公告)号：CN110689911B

公开(公告)日：2024-08-23

申请号：CN201910520336.3

申请日：2019-06-17

Applicant: 三星电子株式会社

Inventor： 赵槿汇 ,  朴乘汉 ,  金孝真 ,  安国一

IPC: G11C11/22 ,  H10B10/00 ,  H10B12/00

Abstract: 半导体存储器设备包括：存储器单元阵列，包括存储器单元；行解码器，其通过第一导线连接到存储器单元阵列；写入驱动器和读出放大器，其通过第二导线连接到存储器单元阵列；电压发生器，用于向行解码器供应第一电压，并向写入驱动器和读出放大器供应第二电压；和数据缓冲器，其连接到写入驱动器和读出放大器，并且在写入驱动器和读出放大器与外部设备之间传输数据。行解码器、写入驱动器和读出放大器、电压发生器和数据缓冲器中的至少一个包括用于放大电压的第一铁电电容器。

公开(公告)号：CN115881691A

公开(公告)日：2023-03-31

申请号：CN202210839129.6

申请日：2022-07-15

Applicant: 三星电子株式会社

Inventor： 金孝真 ,  河大元

IPC: H01L23/538 ,  H01L27/02 ,  H01L27/088

Abstract: 公开了三维半导体器件及其制造方法。所述器件包括：第一有源区，在衬底上，并且包括第一源/漏图案和被连接到所述第一源/漏图案的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，并且包括第二源/漏图案和被连接到所述第二源/漏图案的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案朝着所述第二沟道图案竖直地延伸；第一电力线和第二电力线，在所述第一有源区下方；以及第一金属层，在所述栅电极和所述第二有源接触部上。

公开(公告)号：CN115775800A

公开(公告)日：2023-03-10

申请号：CN202211083664.X

申请日：2022-09-06

Applicant: 三星电子株式会社

Inventor： 朴星一 ,  朴宰贤 ,  金孝真 ,  金孝珍 ,  河大元

IPC: H01L27/088 ,  H01L29/08 ,  H01L23/528 ,  H01L23/48 ,  H01L21/8234

Abstract: 一种半导体器件，包括第一器件和第二器件，第一器件包括第一有源区、以及在其上的第一结构至第三结构，第二器件包括第二有源区、与第二有源区相交的栅结构、以及源/漏区，该源/漏区包括在第二有源区上的具有第一类型导电性的下源/漏区、在下源/漏区上的源/漏区间绝缘层、以及在源/漏区间绝缘层上并具有第二类型导电性的上源/漏区。第一结构包括第一下杂质区和第一上杂质区。第二结构包括具有第一类型导电性的第二下杂质区、杂质区间绝缘层、以及具有第二类型导电性的第二上杂质区。第三结构包括具有第二类型导电性的第三下杂质区和第三上杂质区，第三上杂质区的杂质浓度高于第三下杂质区的杂质浓度。

公开(公告)号：CN107919358A

公开(公告)日：2018-04-17

申请号：CN201710880103.5

申请日：2017-09-26

Applicant: 三星电子株式会社

Inventor： 金孝真 ,  金昶和 ,  全辉璨 ,  朴哲弘 ,  梁在锡 ,  千宽永

IPC: H01L27/088 ,  H01L21/8234

CPC classification number: H01L23/535 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76889 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823431 ,  H01L21/823475 ,  H01L21/823481 ,  H01L21/845 ,  H01L27/088 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/785

Abstract: 一种半导体器件和制造半导体器件的方法，该器件包括：在衬底上的栅极结构；分别在衬底的邻近栅极结构的部分上的源极/漏极层；分别接触源极/漏极层的上表面的第一接触插塞；接触栅极结构中的一个的第二接触插塞，第二接触插塞的侧壁由绝缘间隔物覆盖；以及共同地接触栅极结构中的至少一个的上表面和第一接触插塞中的至少一个的第三接触插塞，第三接触插塞的侧壁的至少一部分不被绝缘间隔物覆盖。