公开(公告)号：CN109712658A

公开(公告)日：2019-05-03

申请号：CN201811247747.1

申请日：2018-10-25

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  尹东吉 ,  郭判硕 ,  全哄秀

IPC: G11C16/08 ,  G11C16/24 ,  H01L27/11573 ,  H01L27/11582

CPC classification number: G11C14/0018 ,  G11C11/005 ,  G11C11/4087 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  H01L27/10808 ,  H01L27/10847 ,  H01L27/1157 ,  H01L27/11578

Abstract: 一种半导体存储器包括在基板的第一区域中的第一存储单元阵列和在基板的第二区域中的第二存储单元阵列。第一存储单元阵列包括单元串，并且每个单元串包括在垂直于基板的方向上堆叠的非易失性存储单元。第二存储单元阵列包括易失性存储单元，并且每个易失性存储单元包括选择晶体管和电容器。电容器包括：至少一个接触，与选择晶体管电连接并具有与每个单元串的第一高度相对应的第二高度；以及至少一个第二接触，被供应有接地电压，具有对应于每个单元串的第一高度的第三高度，与所述至少一个第一接触相邻，并与所述至少一个第一接触电分离。

公开(公告)号：CN119255609A

公开(公告)日：2025-01-03

申请号：CN202410318609.7

申请日：2024-03-20

Applicant: 三星电子株式会社

Inventor： 金敏洙 ,  全哄秀

IPC: H10B43/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/50 ,  H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  H10B41/50 ,  G11C16/04

Abstract: 提供了一种非易失性存储器装置。所述非易失性存储器装置包括第一半导体层和第二半导体层以及通过晶体管。第一半导体层包括在第一方向上延伸的字线和在第二方向上延伸的位线，并且还包括第一基底和存储器单元阵列。存储器单元阵列位于第一基底上并且连接到字线和位线。第二半导体层相对于第一半导体层在第三方向上布置，并且包括第二基底和外围电路。外围电路位于第二基底上并且控制存储器单元阵列。通过晶体管连接到字线并且控制存储器单元阵列与外围电路之间的电连接。通过晶体管中的第一部分通过晶体管位于第一半导体层中，并且通过晶体管中的第二部分通过晶体管位于第二半导体层中。

公开(公告)号：CN118119184A

公开(公告)日：2024-05-31

申请号：CN202311606102.3

申请日：2023-11-28

Applicant: 三星电子株式会社

Inventor： 朴珉智 ,  申东夏 ,  全哄秀

IPC: H10B41/41 ,  H10B41/50 ,  H10B41/27 ,  H10B43/40 ,  H10B43/50 ,  H10B43/27 ,  G11C5/14

Abstract: 公开了半导体存储器件，其包括：外围区，包括基板、在基板上的高电压晶体管、连接到高电压晶体管的第一下部线和连接到第一下部线的第二下部线；以及在外围区上的单元区。第一下部线和第二下部线沿平行于基板的上表面的第一方向延伸。第一下部线包括第一高电压线和第一低电压线。第二下部线包括第二高电压线和第二低电压线。第二高电压线和第一低电压线在平行于基板的上表面的第二方向和垂直于基板的上表面的第三方向上分开，第二低电压线和第一高电压线在第二方向和第三方向上分开。

公开(公告)号：CN115968203A

公开(公告)日：2023-04-14

申请号：CN202210911799.4

申请日：2022-07-29

Applicant: 三星电子株式会社

Inventor： 金秀贞 ,  任琫淳 ,  全哄秀

IPC: H10B41/50 ,  H10B41/27 ,  H10B43/50 ,  H10B43/27 ,  H10B43/35 ,  H10B41/35 ,  H10B41/41 ,  H10B43/40

Abstract: 提供了半导体装置和具有半导体装置的电子系统。所述半导体装置可以包括：堆叠体，在基底上沿第一方向延伸；分隔结构，在第一方向上延伸并且分别设置在堆叠体之间；垂直沟道，穿透每个堆叠体；位线，在与第一方向交叉的第二方向上延伸，每个垂直沟道与一对位线叠置；以及接触插塞，将位线连接到垂直沟道。每个堆叠体可以包括：多个电极，堆叠在基底上；以及至少两个上分隔图案，将所述多个电极中的上电极在第二方向上划分为多个部分。垂直沟道可以根据在第二方向上距一个分隔结构的距离而被分类为多种类型，并且每条位线可以连接到所有类型的垂直沟道。

公开(公告)号：CN111244105A

公开(公告)日：2020-06-05

申请号：CN201911191924.3

申请日：2019-11-28

Applicant: 三星电子株式会社

Inventor： 任琫淳 ,  南尚完 ,  朴相元 ,  沈相元 ,  全哄秀 ,  崔容赫

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11556 ,  H01L27/11524 ,  H01L27/11548

Abstract: 一种三维半导体存储器装置可以包括：第一堆叠结构块，其包括在衬底上沿第一方向布置的第一堆叠结构；第二堆叠结构块，其包括在衬底上沿第一方向布置的第二堆叠结构；分离结构，其设置在衬底上，位于第一堆叠结构块和第二堆叠结构块之间，并且包括且第一模塑层和第二模塑层；和接触插塞，其穿透分离结构。接触插塞的底表面可以与衬底接触。

公开(公告)号：CN109817629A

公开(公告)日：2019-05-28

申请号：CN201811311538.9

申请日：2018-11-06

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  郭判硕 ,  金采勋 ,  全哄秀 ,  朴曾焕 ,  任琫淳

IPC: H01L27/11551

Abstract: 一种非易失性存储器件的页缓冲器的至少一个锁存器包括选择性地存储感测节点的电压的电容器。该电容器包括至少一个第一接触和至少一个第二接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度，地电压被供应到所述至少一个第二接触。所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。

公开(公告)号：CN109427800A

公开(公告)日：2019-03-05

申请号：CN201810933109.9

申请日：2018-08-16

Applicant: 三星电子株式会社

Inventor： 尹东吉 ,  金灿镐 ,  郭判硕 ,  全哄秀

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11531

Abstract: 一种非易失性存储器件可以包括含外围区域的第一半导体层，外围区域包括在下基板上的一个或更多个外围晶体管。非易失性存储器件还可以包括在外围区域上的第二半导体层，第二半导体层包括上基板，第二半导体层还包括在上基板上的存储单元阵列。上基板可以包括在第一半导体层上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。