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公开(公告)号：CN119812702A
公开(公告)日：2025-04-11
申请号：CN202411972374.X
申请日：2024-12-30
Applicant: 中国科学院微电子研究所
Abstract: 本公开提供了一种45°矢量合成的毫米波移相器和相控阵系统。毫米波移相器包括：输入巴伦、正交耦合器、45°移相器、幅相控制电路和输出巴伦；输入巴伦将单端输入信号转为差分输入信号；正交耦合器将差分输入信号转化成相位分别为0°、180°、90°和270°的矢量信号；45°移相器用于将矢量信号分别进行45°移相，输出相位分别为45°、225°、135°和315°的矢量信号；幅相控制电路对八个矢量信号进行增益控制合成，输出差分输出信号；输出巴伦将差分输出信号转化为单端输出信号。本公开采用较小相位差的矢量进行合成来提高相位分辨率，降低移相器对矢量信号相位误差和幅度失配的灵敏度，实现高精度的相位控制。
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公开(公告)号：CN119789515A
公开(公告)日：2025-04-08
申请号：CN202411836462.7
申请日：2024-12-12
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于降低半导体器件的集成难度，提高半导体器件的良率和工作性能。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管包括的第一沟道区的材料不同于第二环栅晶体管包括的第二沟道区的材料。第一沟道区具有的每层纳米结构，均与第二沟道区具有的相应层纳米结构沿半导体基底的厚度方向交错分布。第二沟道区具有的每层纳米结构沿自身长度方向的不同区域的厚度大致相同。第二沟道区包括的纳米结构的厚度为H1。第一沟道区中底层纳米结构与半导体基底之间具有第一空隙，第一环栅晶体管包括的第一栅堆叠结构至少位于第一空隙处的厚度为H2，H1小于H2。
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公开(公告)号：CN119789477A
公开(公告)日：2025-04-08
申请号：CN202411875456.2
申请日：2024-12-18
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以抑制寄生沟道漏电，提高环栅晶体管的工作性能。环栅晶体管包括半导体基底、有源结构、栅堆叠结构、内侧墙和介质隔离结构。有源结构设置在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区，沟道区沿长度方向的两端分别与源区和漏区接触。栅堆叠结构环绕在沟道区的外周。内侧墙设置在栅堆叠结构分别与源区和漏区之间。介质隔离结构设置在有源结构的下方，介质隔离结构用于将半导体基底分别与源区、漏区和部分栅堆叠结构隔离开。介质隔离结构中至少位于沟道区下方的部分与位于底层的内侧墙为一体连续。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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公开(公告)号：CN119545899A
公开(公告)日：2025-02-28
申请号：CN202411419590.1
申请日：2024-10-11
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H10D84/85 , H10D84/03 , H10D62/10 , H01L23/538
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以使沿半导体基底的厚度方向间隔分布的N型环栅晶体管和P型环栅晶体管中的沟道区具有不同的电学导通特性，且提升半导体器件的良率。半导体器件包括第一半导体基底、N型环栅晶体管、P型环栅晶体管、键合隔离层和绝缘层。键合隔离层设置在第一栅堆叠结构和第二栅堆叠结构之间。在第一沟道区和第二沟道区中，位于上方的一者通过键合隔离层键合互连在位于下方的一者的上方。绝缘层设置在N型环栅晶体管包括的第一源/漏区和P型环栅晶体管包括的第二源/漏区之间。绝缘层和键合隔离层相邻。其中，第一沟道区和第二沟道区的材料和/或晶向不同，且第一沟道区和第二沟道区自对准。
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公开(公告)号：CN119521748A
公开(公告)日：2025-02-25
申请号：CN202411449225.5
申请日：2024-10-16
Applicant: 中国科学院微电子研究所
IPC: H10D80/30 , H01L23/498 , H01L23/528 , H10D84/83 , H10D84/01 , H01L21/50 , H01L21/60
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以缓解器件微缩所带来的信号线拥挤的问题。半导体器件包括基底、第一层半导体结构、第二层半导体结构、第一接触结构和第二接触结构。第二层半导体结构沿基底的厚度方向间隔设置在第一层半导体结构的上方。第一接触结构设置在基底内。第一接触结构包括与第一层半导体结构中的晶体管包括的第一源/漏区电性接触的第一接触部、以及与第一栅堆叠结构电性接触的第二接触部。第二接触结构设置在第二层半导体结构背离第一层半导体结构的一侧。第二接触结构包括与第二层半导体结构中的晶体管包括的第二源/漏区电性接触的第三接触部、以及与第二栅堆叠结构电性接触的第四接触部。
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Patent Agency Ranking
公开(公告)号：CN119416275A
公开(公告)日：2025-02-11
申请号：CN202411417258.1
申请日：2024-10-11
Applicant: 中国科学院微电子研究所
Abstract: 本说明书实施例提供了一种物理不可克隆函数电路和非易失性的磁性随机存储器，其中物理不可克隆函数电路包括多个存算电路，每一个所述存算电路3个磁隧道结，其中，2个磁隧道结用于输入，1个磁隧道结用于输出，用于输入的2个磁隧道结并联连接后与用于输出的1个磁隧道结串联连接。本申请提供的技术方案用以解决现有技术强PUF电路往往需要较大的面积开销的问题。
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公开(公告)号：CN119376182A
公开(公告)日：2025-01-28
申请号：CN202411540634.6
申请日：2024-10-31
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及纳米压印技术领域，尤其是涉及一种高深宽比纳米压印模板的制备方法，包括以下步骤：利用深紫外光刻技术，在光刻胶上形成间距为110‑200nm，宽度为110‑200nm的图形；通过刻蚀工艺，将光刻胶上的图形转移到氧化层上；在已经转移了图形的氧化层上进行氧化层淀积，并通过控制淀积条件和工艺参数，制备得到高深宽比纳米压印模板。本发明通过使用光学曝光刻蚀形成大尺寸图形，再对图形修正的方法，实现了一种高效、精确的高深宽比图形制备方法。该方法在半导体制造、微纳加工等领域具有广泛的应用前景。例如，在半导体制造中，可以利用该方法制备具有高深宽比的晶体管、存储器等器件；在微纳加工中，可以利用该方法制备具有复杂结构的微纳器件和传感器等。
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公开(公告)号：CN119363054A
公开(公告)日：2025-01-24
申请号：CN202411921126.2
申请日：2024-12-25
Applicant: 中国科学院微电子研究所
IPC: H03F1/56
Abstract: 本申请提供了一种输出匹配电路和放大器，所述输出匹配电路包括T型的人工表面等离激元结构；所述T型的人工表面等离激元结构包括一个滤波段、两个传输段；所述滤波段设置有第一滤波单元，所述第一滤波单元包括：第一凹槽和第一电容器；以及所述第一电容器的两端分别连接所述第一凹槽的两个侧面。本申请提供的技术方案解决现有技术中谐波抑制电路高功耗、不能灵活应对各种频率谐波的问题，从而提高了谐波抑制效率。
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公开(公告)号：CN119230409A
公开(公告)日：2024-12-31
申请号：CN202411288780.4
申请日：2024-09-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L27/092 , H01L27/06
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，以提高半导体器件的良率。半导体器件的制造方法包括：在半导体基底上形成鳍状结构。鳍状结构包括交替层叠的第一牺牲层和沟道层、以及交替层叠的第二牺牲层和第三牺牲层。第二牺牲层和第三牺牲层中的一者的材料包括硅或锗硅，另一者的材料包括锗硅或锗。第二牺牲层和第三牺牲层中锗含量的差值小于15％，第二牺牲层中掺杂有刻蚀辅助剂。形成横跨在鳍状结构上的掩膜结构。至少在刻蚀辅助剂的加速刻蚀作用下，选择性去除第二牺牲层，以形成第一介质填充区域。在第一介质填充区域内形成第一中部介质隔离层。去除未被掩膜结构覆盖的第一牺牲层、沟道层、第一中部介质隔离层和第三牺牲层。
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公开(公告)号：CN119136561A
公开(公告)日：2024-12-13
申请号：CN202411190097.7
申请日：2024-08-28
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种SOT‑MRAM结构、全电控写入器件及制备方法，属于半导体器件技术领域，解决了现有具有PMA的MRAM需要外部磁场来实现确定性的SOT磁场翻转，导致能耗高，并且不能高密度集成的问题。SOT‑MRAM结构包括磁性隧道结，所述磁性隧道结的内部设有用于为磁性隧道结提供水平磁场的磁性层，所述磁性隧道结包括自下而上依次设置的底电极层、自由层、隧穿层、参考层、中间层、第一钉扎层、保护层、磁性层和硬掩膜层。
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