-
公开(公告)号：CN119230554A
公开(公告)日：2024-12-31
申请号：CN202411288783.8
申请日：2024-09-13
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L27/06 , H01L29/423 , H01L29/06
Abstract: 本发明公开一种半导体器件，涉及半导体技术领域，以降低栅堆叠结构之间的寄生电容，改善半导体器件的交流特性。半导体器件包括半导体基底、第一环栅晶体管、第二环栅晶体管、绝缘层、以及第一介质隔离层和第二介质隔离层。绝缘层设置在第一环栅晶体管包括的源/漏区与第二环栅晶体管包括的源/漏区之间。第一介质隔离层和第二介质隔离层交替层叠设置在第一环栅晶体管包括的沟道区和第二环栅晶体管包括的沟道区之间。第一环栅晶体管包括的栅堆叠结构和/或第二环栅晶体管包括的栅堆叠结构位于交替层叠的第一介质隔离层和第二介质隔离层的外周，交替层叠的第一介质隔离层和第二介质隔离层中位于底层和顶层的膜层均为第一介质隔离层。
-
公开(公告)号：CN119050130A
公开(公告)日：2024-11-29
申请号：CN202411068077.2
申请日：2024-08-05
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H01L29/10 , H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于防止寄生沟道漏电，提高半导体器件的工作性能，且提高半导体器件的良率。所述半导体器件包括半导体基底、有源结构、栅堆叠结构、内侧墙以及介质隔离结构。有源结构直接设置在埋氧化层上。有源结构包括源区、漏区、以及位于源区和漏区之间的至少两层纳米结构。栅堆叠结构直接设置在埋氧化层上，且位于每层纳米结构的外周。内侧墙至少设置在相邻两层纳米结构之间，且位于栅堆叠结构分别与源区和漏区之间。介质隔离结构设置在底层纳米结构与埋氧化层之间。介质隔离结构的材料和内侧墙的材料相同。沿栅堆叠结构的长度方向，介质隔离结构的宽度大于内侧墙的宽度。
-
公开(公告)号：CN119677164A
公开(公告)日：2025-03-21
申请号：CN202411613299.8
申请日：2024-11-12
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于解决具有不同厚度的栅堆叠结构的不同环栅晶体管之间的兼容性较差的问题，并提高环栅晶体管的工作性能。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。其中，第一环栅晶体管包括的每层第一纳米结构，与第二环栅晶体管包括的相同层数的第二纳米结构沿半导体基底的厚度方向交错分布。第一环栅晶体管中每层第一纳米结构与相邻第一结构的间距，大于第二环栅晶体管中每层第二纳米结构与相邻第二结构的间距。第一纳米结构的材料不同于第二纳米结构的材料。半导体基底位于第一纳米结构下方的部分的高度，小于半导体基底位于第二纳米结构下方的部分的高度。
-
公开(公告)号：CN117198884A
公开(公告)日：2023-12-08
申请号：CN202311161718.4
申请日：2023-09-08
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , B82Y10/00
Abstract: 本发明公开一种环栅晶体管的制造方法，涉及半导体技术领域，以降低环栅晶体管包括的内侧墙的制造难度。制造方法包括：沿鳍部的宽度方向，至少对每层牺牲层位于第三区域的部分进行第一横向减薄处理；并至少对每层牺牲层位于第三区域的剩余部分进行氧化处理，以形成氧化层。形成填充在氧化层沿鳍部宽度方向两侧的介质层。介质层沿鳍部宽度方向的外侧壁与沟道层沿鳍部宽度方向的外侧壁平齐。在第一掩膜层的掩膜作用下，至少去除鳍部位于第一区域和第二区域的部分，以使氧化层和介质层对应第三区域的部分的两侧暴露在外。沿鳍部的长度方向，对氧化层和介质层对应第三区域的部分进行第二横向减薄处理。在氧化层和介质层的剩余部分的两侧形成内侧墙。
-
公开(公告)号：CN117096196A
公开(公告)日：2023-11-21
申请号：CN202311161628.5
申请日：2023-09-08
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , B82Y10/00
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于实现沟道材料包括除硅之外且载流子迁移率较高的其它半导体材料的环栅晶体管的制造，提高其工作性能。所述环栅晶体管包括：半导体基底，形成在半导体基底上的源区、漏区和至少一层纳米结构，以及环绕在每层纳米结构外周的栅堆叠结构。其中，上述至少一层纳米结构位于源区和漏区之间。每层纳米结构包括第一材料部、以及位于第一材料部沿厚度方向两侧的第二材料部。每层第一材料部和每层第二材料部均分别与源区和漏区接触。第二材料部的至少部分材料不同于第一材料部的材料。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
-
Patent Agency Ranking
公开(公告)号：CN119230408A
公开(公告)日：2024-12-31
申请号：CN202411288688.8
申请日：2024-09-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L27/092 , H01L27/06
Abstract: 本发明公开一种半导体器件的制造方法，涉及半导体技术领域，以提高半导体器件的良率。半导体器件的制造方法包括：在半导体基底上形成鳍状结构。沿半导体基底的厚度方向，鳍状结构包括交替层叠的第一牺牲层和沟道层、以及交替层叠的第二牺牲层和第三牺牲层。接下来，形成横跨在鳍状结构上的掩膜结构。接下来，选择性去除第二牺牲层，以形成第一介质填充区域。在第一介质填充区域内形成第一中部介质隔离层。接下来，去除未被掩膜结构覆盖的第一牺牲层、沟道层、第一中部介质隔离层和第三牺牲层。接下来，在位于剩余的第一中部介质隔离层下方的剩余第一牺牲层和沟道层的两侧分别形成第一源区和第一漏区。接下来，在第一源区和第一漏区上形成绝缘层。
-
公开(公告)号：CN119050129A
公开(公告)日：2024-11-29
申请号：CN202411067265.3
申请日：2024-08-05
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H01L29/10 , H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以抑制寄生沟道漏电，提高半导体器件的工作性能，且提高半导体器件的良率。所述半导体器件包括半导体基底、有源结构和栅堆叠结构。半导体基底包括依次层叠设置的硅衬底、埋氧化层和顶硅层。有源结构设置在顶硅层上。有源结构包括源区、漏区和至少一层纳米结构。源区和漏区直接位于顶硅层上。顶硅层位于至少一层纳米结构下方的部分开设有贯穿的开口槽。每层纳米结构包括第一半导体材料部、以及环绕在第一半导体材料部外周的第二半导体材料部。第二半导体材料部分别与第一半导体材料部和顶硅层的材料不同。栅堆叠结构设置在埋氧化层上、且环绕在每层纳米结构的外周。
-
公开(公告)号：CN119521748A
公开(公告)日：2025-02-25
申请号：CN202411449225.5
申请日：2024-10-16
Applicant: 中国科学院微电子研究所
IPC: H10D80/30 , H01L23/498 , H01L23/528 , H10D84/83 , H10D84/01 , H01L21/50 , H01L21/60
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以缓解器件微缩所带来的信号线拥挤的问题。半导体器件包括基底、第一层半导体结构、第二层半导体结构、第一接触结构和第二接触结构。第二层半导体结构沿基底的厚度方向间隔设置在第一层半导体结构的上方。第一接触结构设置在基底内。第一接触结构包括与第一层半导体结构中的晶体管包括的第一源/漏区电性接触的第一接触部、以及与第一栅堆叠结构电性接触的第二接触部。第二接触结构设置在第二层半导体结构背离第一层半导体结构的一侧。第二接触结构包括与第二层半导体结构中的晶体管包括的第二源/漏区电性接触的第三接触部、以及与第二栅堆叠结构电性接触的第四接触部。
-
公开(公告)号：CN119230409A
公开(公告)日：2024-12-31
申请号：CN202411288780.4
申请日：2024-09-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L27/092 , H01L27/06
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，以提高半导体器件的良率。半导体器件的制造方法包括：在半导体基底上形成鳍状结构。鳍状结构包括交替层叠的第一牺牲层和沟道层、以及交替层叠的第二牺牲层和第三牺牲层。第二牺牲层和第三牺牲层中的一者的材料包括硅或锗硅，另一者的材料包括锗硅或锗。第二牺牲层和第三牺牲层中锗含量的差值小于15％，第二牺牲层中掺杂有刻蚀辅助剂。形成横跨在鳍状结构上的掩膜结构。至少在刻蚀辅助剂的加速刻蚀作用下，选择性去除第二牺牲层，以形成第一介质填充区域。在第一介质填充区域内形成第一中部介质隔离层。去除未被掩膜结构覆盖的第一牺牲层、沟道层、第一中部介质隔离层和第三牺牲层。
-
公开(公告)号：CN117038673A
公开(公告)日：2023-11-10
申请号：CN202311161632.1
申请日：2023-09-08
Applicant: 中国科学院微电子研究所
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238 , B82Y10/00
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以在解决具有不同厚度的栅堆叠结构的不同环栅晶体管之间的兼容性较差问题的同时，提高环栅晶体管的工作性能。半导体器件包括半导体基底，以及沿平行于半导体基底表面的方向间隔形成在半导体基底上的第一环栅晶体管和第二环栅晶体管。第一环栅晶体管和第二环栅晶体管均包括位于源区和漏区之间的至少一层纳米结构，第一环栅晶体管包括的纳米结构和第二环栅晶体管包括的纳米结构一体成型，第一环栅晶体管包括的每层纳米结构沿自身长度方向各部分的厚度均小于第二环栅晶体管包括的相应层纳米结构的厚度，第一环栅晶体管包括的栅堆叠结构的厚度大于第二环栅晶体管包括的栅堆叠结构的厚度。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.023 seconds)
