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公开(公告)号：CN101916726B
公开(公告)日：2012-10-10
申请号：CN201010220198.6
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/3205 , H01L29/78
CPC classification number: H01L29/78654 , H01L29/78612
Abstract: 本发明公开了一种抑制SOI浮体效应的MOS结构的制作方法。本发明方法制作的SOIMOS结构，其有源区包括：体区、N型源区、N型漏区、重掺杂P型区；其N型源区由硅化物和与之相连的N型Si区两部分组成；所述重掺杂P型区位于硅化物与绝缘埋层之间，并分别与硅化物、体区、绝缘埋层及浅沟槽隔离结构相接触。制作时先通过离子注入的方法形成重掺杂P型区，再在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与下方的重掺杂P区形成欧姆接触，释放SOI MOS器件在体区积累的空穴，从而抑制SOIMOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN102683217A
公开(公告)日：2012-09-19
申请号：CN201210165018.8
申请日：2012-05-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
CPC classification number: H01L29/1606 , H01L29/66742 , H01L29/78648 , H01L29/78684
Abstract: 本发明提供一种基于石墨烯的双栅MOSFET的制备方法，属于微电子与固体电子领域，该方法包括：在单晶硅衬底上生长一层高质量的SiO2，然后在该SiO2层上旋涂一层高聚物作为制备石墨烯的碳源；再在高聚物上淀积一层催化金属，通过高温退火，在所述SiO2层和催化金属层的交界面处形成有石墨烯；利用光刻技术及刻蚀工艺，在所述催化金属层上开窗并形成晶体管的源极和漏极；利用原子沉积系统在开窗区沉积一层高K薄膜，然后在该高K薄膜上方制备前金属栅，最后在Si衬底的背面制备金属背栅极，最终形成基于石墨烯沟道材料和高K栅介质的双栅MOSFET器件。
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公开(公告)号：CN102592998A
公开(公告)日：2012-07-18
申请号：CN201210078749.9
申请日：2012-03-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/331 , H01L29/737 , H01L29/06
CPC classification number: H01L29/66242 , H01L29/7378
Abstract: 本发明提供一种基于SOI的纵向SiGe-HBT及其制备方法，属于微电子与固体电子领域。该方法通过将普通的厚埋氧层的常规SOI半导体衬底作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作HBT。该器件工作时，通过向该HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，本发明的器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压降至CMOS工艺中典型的3V甚至更小，这对实现SiGe-HBT与SOI-CMOS的集成工艺的兼容有重要意义。
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公开(公告)号：CN101996999B
公开(公告)日：2012-06-20
申请号：CN201010263965.1
申请日：2010-08-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/1087 , H01L29/66181 , H01L29/945
Abstract: 本发明公开了一种具有扩展型沟槽的DRAM结构及其制作方法，该结构包括PMOS晶体管和与其源极相连的沟槽电容器，该沟槽电容器包括半导体衬底、交替排列的P型SiGe层和P型Si层、沟槽、电介质层和多晶硅层，沟槽位于交替排列的P型SiGe层和P型Si层内，深入至半导体衬底，其侧壁剖面为梳齿形，交替排列的P型SiGe层和P型Si层作为沟槽电容器的下极板，电介质层位于沟槽内壁表面，多晶硅层填充于沟槽内作为沟槽电容器的上极板；在交替排列的P型SiGe层和P型Si层之上还制备有N型Si层，所述PMOS晶体管制作于该N型Si层上。本发明方法用掺杂和外延技术交替生长P型SiGe层和P型Si层并用选择性刻蚀制作出梳齿形的侧壁，改进了DRAM中深槽式电容器的结构，简化了制作工艺。
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公开(公告)号：CN102104048B
公开(公告)日：2012-05-30
申请号：CN200910201331.0
申请日：2009-12-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/12 , H01L29/78 , H01L23/60 , H01L21/84 , H01L21/336
CPC classification number: H01L27/0266
Abstract: 本发明公开了一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。所述ESD保护结构包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。本发明使泄漏电流能够下沉至SOI衬底，且通过外延工艺使得ESD保护结构与有源区本征MOS管处于同一平面，这样便于后续工艺的处理。
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Patent Agency Ranking
公开(公告)号：CN101771051B
公开(公告)日：2011-09-14
申请号：CN200910200964.X
申请日：2009-12-25
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L29/7841 , G11C11/404 , G11C2211/4016 , H01L27/10802
Abstract: 本发明公开了一种浮体动态随机存储器的单元结构及其制作工艺。其结构包括位于埋层氧化层上的N型半导体区、位于N型半导体区上的P型半导体区以及位于P型半导体区上的栅极区，P型半导体区、N型半导体区四周设有电隔离区。利用隔离的浮体栅二极管作存储节点，通过带与带间的隧道穿透，空穴在浮体积聚定义为第一种存储状态；通过PN结正向偏置，空穴从浮体发射出去或者电子注入到浮体，定义为第二种存储状态；这两种状态造成浮体栅二极管(P+/N+)正向开启电压的差异，通过电流的大小可以感知。本发明是一种高效低功耗高密度栅二极管(P+/N+)浮体存储器单元，具备制作工艺简单、集成密度高、成本低廉及可靠性高等优点。
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公开(公告)号：CN102176215A
公开(公告)日：2011-09-07
申请号：CN201110072771.8
申请日：2011-03-24
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: G06F17/5036
Abstract: 本发明公开了一种SOI场效应晶体管SPICE模型系列的建模方法，通过设计制作辅助器件，测量电学特性数据，获取中间数据，在中间数据的基础上提取模型参数，建立浮体结构SOI场效应晶体管的SPICE模型，并利用中间数据及辅助器件数据提取模型参数，编写宏模型，建立体引出结构SOI场效应晶体管的SPICE模型。本发明提出的建模方法考虑了体引出结构中引出部分的寄生晶体管的影响，利用该方法建立的模型系列能更加准确的反应体引出结构及浮体结构的SOI场效应晶体管的实际工作情况及电学特性，提高了模型的拟和效果。
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公开(公告)号：CN101719498B
公开(公告)日：2011-09-07
申请号：CN200910199720.4
申请日：2009-12-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/092 , H01L29/16 , H01L29/06 , H01L29/10 , H01L29/423
CPC classification number: H01L27/1211 , H01L21/823807 , H01L21/823821 , H01L21/845 , H01L29/42392
Abstract: 本发明公开了一种混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其包括：具有第一沟道的PMOS区域、具有第二沟道的NMOS区域及栅区，其特征在于：所述的第一沟道及第二沟道均为圆柱体，且具有不同的半导体材料，所述的第一沟道为n型的Ge材料，所述的第二沟道为p型的Si材料；栅区域将所述第一沟道及第二沟道的表面完全包围；在PMOS与NMOS区域之间、PMOS区域或NMOS区域与Si衬底之间均有埋层氧化层将它们隔离。本器件结构简单、紧凑，集成度高，在反型工作模式下，采用圆柱体全包围栅结构，高介电常数栅介质和金属栅，可避免多晶硅栅耗尽及短沟道效应等。
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公开(公告)号：CN101771052B
公开(公告)日：2011-08-03
申请号：CN200910200965.4
申请日：2009-12-25
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L29/7841 , G11C11/404 , G11C2211/4016 , H01L27/10802
Abstract: 本发明公开了一种浮体动态随机存储器的单元结构及其制作工艺。其结构包括位于埋层氧化层上的P型半导体区、位于P型半导体区上的N型半导体区以及位于N型半导体区上的栅极区，N型半导体区、P型半导体区四周设有电隔离区。利用隔离的浮体栅二极管作存储节点，通过带与带间的隧道穿透，电子在浮体积聚定义为第一种存储状态；通过PN结正向偏置，电子从浮体发射出去或者空穴注入到浮体，定义为第二种存储状态；这两种状态造成浮体栅二极管(N+/P+)正向开启电压的差异，通过电流的大小可以感知。本发明是一种高效低功耗高密度栅二极管(N+/P+)浮体存储器单元，具备制作工艺简单、集成密度高、成本低廉及可靠性高等优点。
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公开(公告)号：CN102104048A
公开(公告)日：2011-06-22
申请号：CN200910201331.0
申请日：2009-12-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/12 , H01L29/78 , H01L23/60 , H01L21/84 , H01L21/336
CPC classification number: H01L27/0266
Abstract: 本发明公开了一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。所述ESD保护结构包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。本发明使泄露电流能够下沉至SOI衬底，且通过外延工艺使得ESD保护结构与有源区本征MOS管处于同一平面，这样便于后续工艺的处理。
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