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公开(公告)号：CN112115677A
公开(公告)日：2020-12-22
申请号：CN201910545026.7
申请日：2019-06-21
申请人： 比亚迪股份有限公司
IPC分类号： G06F30/398 , G06F115/06
摘要： 本公开涉及一种芯片修调的方法、装置、存储介质和电子设备，涉及集成电路的测试领域，该方法包括：获取待测芯片的区域信息，区域信息能够指示待测芯片在晶片上的中央区域或边缘区域，根据区域信息和目标参数对应的标准值，确定目标参数对应的修正初始值，按照修正初始值对待测芯片进行测试，以获取待测芯片的目标参数对应的测量值，根据测量值和标准值，对待测芯片进行修调，以使待测芯片的目标参数达到标准值。本公开能够根据芯片在晶片上的不同区域，选择不同的策略对芯片进行修调，提高了芯片修调的效率和准确度。
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公开(公告)号：CN105720966B
公开(公告)日：2020-12-11
申请号：CN201510958917.7
申请日：2015-12-18
申请人： 马维尔亚洲私人有限公司
IPC分类号： H03K19/003 , G06F30/327 , G06F30/392 , G06F115/06
摘要： 本公开的方面包括一种集成电路，该集成电路包括多个功能电路单元和多个非激活的备用功能电路单元。功能电路单元中的单元分别包括限定第一逻辑组件的一组第一电互连晶体管和被配置为承载第一供电电压的第一供电轨。非激活的备用功能电路单元中的单元分别包括被配置为限定第二逻辑组件的一组第二电互连晶体管和被配置为承载第一供电电压的第二供电轨。该组电互连晶体管通过形成在第一导电层中的第二组导电线而互连。该组第二电互连晶体管与第二供电轨断开电连接。
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公开(公告)号：CN107885939B
公开(公告)日：2020-12-04
申请号：CN201711099108.0
申请日：2017-11-09
申请人： 上海华力微电子有限公司
IPC分类号： G06F30/392 , G06F115/06
摘要： 本发明提出一种提高监控图形监控精度的方法，包括下列步骤：对各芯片以及划片区进行标准冗余图形添加；计算监控芯片版图的平均图形及几何特征或芯片内监控区域的平均几何特征；获取各芯片排布坐标；获取监控图形中心坐标；将监控图形四周向X，Y扩展工艺影响半径，形成优化区域；分别计算出优化区域与周围芯片以及划片区的交叠区域；删除芯片与划片区交叠区域内按标准添加程序添加的冗余图形；以芯片内监控区域的平均几何型特征为目标值对芯片与划片区交叠区重新进行添加冗余图形。本发明是一种监控图形周围几何环境优化方法，可以缩小监控图形周围图形与芯片内部监控区域的几何特征差异，从而可以降低监控图形量测值与芯片内部监控区域的差异。
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公开(公告)号：CN111814418A
公开(公告)日：2020-10-23
申请号：CN202010615791.4
申请日：2020-06-30
申请人： 京微齐力(北京)科技有限公司
IPC分类号： G06F30/343 , G06F30/347 , G06F115/06
摘要： 本发明提供一种FPGA配置存储器。在一个实施例中，包括：多个存储单元，所述多个存储单元在版图上排成一列；所述多个存储单元中的任意一个存储单元与一个字线资源和一组位线资源连接；所述多个存储单元中包括相邻的第一存储单元和第二存储单元，所述第一存储单元和第二存储单元与同一个字线资源连接，分别由不同的位线资源连接。增加位线资源的存储器仍然按照原有的方式进行布局，保证了存储器的面积不变，在节约了大量的横向布线资源(即字线资源)的同时，使得纵向(位线资源)的负载也变轻，使得存储器的存储速度更快，可靠性也更强。
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公开(公告)号：CN111539176A
公开(公告)日：2020-08-14
申请号：CN202010235960.1
申请日：2020-03-30
申请人： 成都海光集成电路设计有限公司 , 亚凯迪亚创新股份有限公司
IPC分类号： G06F30/392 , G06F115/06
摘要： 一种对集成电路(IC)设计与制造的多实例时间预算的方法，包括获取图形数据结构和时钟循环要求，其中，图形数据结构包括多个块中的至少两个相同的块，至少两个相同的块对应于相同的设计模块。该方法获取每个设计模块的端口的内部延迟的值和外部延迟的值，并将相同的块的包括至少两个相同的块的内部延迟的值和外部延迟的值的参数设置为相等。该方法对所有块的端口的参数进行优化，并确定每个端口的优化的参数是否满足集成电路的预定要求。该方法基于优化的结果输出集成电路设计的最终设计以用于基于该最终设计制造集成电路。
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公开(公告)号：CN111400986A
公开(公告)日：2020-07-10
申请号：CN202010103240.X
申请日：2020-02-19
申请人： 西安智多晶微电子有限公司
IPC分类号： G06F30/39 , G06F115/06
摘要： 本发明公开了一种集成电路计算设备，包括：第一处理模块，用于接收并处理RISC-V指令集指令，其中所述RISC-V指令集指令包括基本指令、扩展指令以及自定义指令；第二处理模块，其包括软核协处理器，所述软核协处理器通过第一接口连接所述第一处理模块，用于处理所述第一处理模块发送的所述自定义指令；第一总线，连接所述第一处理模块和所述第二处理模块；以及连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。本发明通过在FPGA芯片中嵌入RISC-V架构硬核处理器，并在FPGA芯片的可编程部分设计了软核协处理器，使得FPGA芯片开发人员可以根据需要灵活的对处理器内核进行调整，从而增强了FPGA芯片的计算能力且保证设备面积小、功耗低、制造成本低。
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公开(公告)号：CN108172260B
公开(公告)日：2020-06-26
申请号：CN201711486017.2
申请日：2017-12-30
申请人： 盛科网络(苏州)有限公司
IPC分类号： G11C29/38 , G06F30/30 , G06F115/06
摘要： 本发明揭示了一种ASIC芯片中Hash模块的验证方法及装置，方法包括建立含有D个随机关键字的关键字动态数组；根据关键字存储器的个数N将关键字动态数组分成2N‑1个连续的关键字片段，且每个关键字片段不重叠；将每个关键字片段中的关键字按照给定规则配入关键字存储器中，使在每个关键字片段中选取至少一个关键字作为测试激励输入时可获得所有的Hash查找结果；将关键字动态数组中的关键字作为测试激励输入至Hash模块中进行测试。本发明在每个关键字片段中选取至少一个关键字作为激励输入至Hash模块中进行测试时可覆盖所有Hash查找结果，提高了Hash模块验证效率。
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公开(公告)号：CN111125988A
公开(公告)日：2020-05-08
申请号：CN201911056901.1
申请日：2019-10-31
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G06F30/392 , G06F115/06
摘要： 一种产生电路布局的方法包括：使用计算机执行包括主执行绪的过程，该主执行绪接收布局文件，该布局文件包括第一复数个标签及压缩信息区块，该第一复数个中的每个标签与压缩信息区块相关联；使用子执行绪来将压缩信息区块解压缩且借此获得解压缩信息区块，子执行绪是通过该主执行绪创建，且每个子执行绪对应于压缩信息区块；组合该些解压缩信息区块以获得单个解压缩文件，以及储存单一解压缩文件至一数据库中。
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公开(公告)号：CN110879930A
公开(公告)日：2020-03-13
申请号：CN201911133615.0
申请日：2019-11-19
申请人： 北京华大九天软件有限公司
IPC分类号： G06F30/33 , G06F115/06
摘要： 一种在单元库检查工具中集成检查结果的方法，包括以下步骤：1）创建静态检查报告错误信息的收集器，配置错误信息的pattern内容，读入静态的检查报告文件；2）添加“Reserved”的检查条目，指定检查程序或者脚本的位置，以及所需参数，检查程序或者脚本，生成检查结果文件；3）EDA工具展示检查结果。本发明的在单元库检查工具中集成检查结果的方法，可以在EDA工具中集成用户特殊的单元库检查结果，并采用EDA工具图形化的方法进行结果展示，便于观测、追踪检查结果，从而提高单元库的检查效率。
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公开(公告)号：CN118376908A
公开(公告)日：2024-07-23
申请号：CN202410814859.X
申请日：2024-06-24
申请人： 北京炎黄国芯科技有限公司
IPC分类号： G01R31/28 , G06F30/398 , G06F115/06
摘要： 本发明提供一种方便线路连接的集成电路测试方法及系统，涉及集成电路测试技术领域，包括：获取待测集成电路，设置测试电路板，测试点以及柔性互连阵列，进行对准连接，获取待测器件信息并解密，得到待测电路信息；生成初始测试信号序列，映射至量子态空间生成量子测试信号序列，进行信号输入，生成输出结果信号，进行对比，根据对比结果计算性能指标，进行参数调整，生成优化测试信号序列并反馈至控制器，得到最优性能指标；确定偏差程度，生成置信度评分并与置信度阈值比较，高于置信度阈值，则标记为合格，否则调整超参数，更新置信度阈值直至收敛，若收敛至不合格状态则进行推理，确定失效模式和改进方案，与器件测试信息打包上传至服务器。
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