公开(公告)号：CN118607426B

公开(公告)日：2024-11-08

申请号：CN202411076126.7

申请日：2024-08-07

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/327 ,  G06F16/901 ,  G06F115/06

摘要： 本发明涉及逻辑优化技术领域，具体涉及一种AIG冗余逻辑优化方法及装置，该方法包括：首先获取输入的目标AIG图，对该目标AIG图中的AIG子图进行替换优化处理，并获取初步优化AIG图；之后计算该初步优化AIG图中每个节点对应的模拟真值表，并基于该模拟真值表清除该初步优化AIG图中的冗余节点；在冗余节点清除完成后，对该初步优化AIG图中的每条边进行异或器随机仿真处理，基于异或器随机仿真处理结果删除该初步优化AIG图中的冗余边，最后输出逻辑优化后的最终AIG图。本发明在冗余逻辑优化上从节点与边两个维度出发，以冗余逻辑的角度进一步提升了目标AIG图的优化空间与优化效果，提升优化效果。

公开(公告)号：CN118520841B

公开(公告)日：2024-10-15

申请号：CN202410987931.9

申请日：2024-07-23

申请人： 上海超捷芯软科技有限公司

发明人： 潘仲豪

IPC分类号： G06F30/398 ,  G06F111/08 ,  G06F115/06

摘要： 本申请提供一种集成电路性能预测模型及建模方法、装置、设备、介质，应用于集成电路、人工智能技术领域，其中建模过程包括：先从集成电路对应的所有工艺偏差随机变量中，按第一采样数量进行随机采样，得到样本矩阵；以及根据样本矩阵进行电路仿真，得到对应的电路性能向量，并将样本矩阵和电路性能向量构成数据集；最后，基于数据集训练预设的电路性能预测模型，并在训练中对电路性能预测模型进行性能评估，若通过评估则结束训练，若未通过评估则按第二采样数量新增采样以更新数据集。通过动态采样和迭代训练，既能够保证用于训练集成电路性能预测模型的样本数量足够，又能够在动态调整中及时停止迭代，很好地兼顾了模型预测精准度和计算开销。

公开(公告)号：CN115408978B

公开(公告)日：2024-07-16

申请号：CN202211073832.7

申请日：2022-09-02

申请人： 北京华大九天科技股份有限公司

发明人： 舒竹欣 ,  张亚东 ,  李起宏 ,  刘伟平 ,  陆涛涛

IPC分类号： G06F30/394 ,  G06F30/398 ,  G06F111/04 ,  G06F115/06

摘要： 本发明提供了一种集成电路版图布线中满足最小面积约束的布线方法，包括以下步骤：1）获取布线参数，其中布线参数包括各个布线层的最小面积约束；2）确定待扩展结点队列；3）从代价最小的结点出发，对待扩展结点队列中的结点依次扩展和确定代价值；4）生成布线路径；5）优化布线路径。利用本发明的布线方法可以约束金属块的大小，有助于提高芯片制造良率以及提高对布线空间的利用。

公开(公告)号：CN112115677B

公开(公告)日：2024-07-12

申请号：CN201910545026.7

申请日：2019-06-21

申请人： 比亚迪半导体股份有限公司

发明人： 周博 ,  李奇峰

IPC分类号： G06F30/398 ,  G06F115/06

摘要： 本公开涉及一种芯片修调的方法、装置、存储介质和电子设备，涉及集成电路的测试领域，该方法包括：获取待测芯片的区域信息，区域信息能够指示待测芯片在晶片上的中央区域或边缘区域，根据区域信息和目标参数对应的标准值，确定目标参数对应的修正初始值，按照修正初始值对待测芯片进行测试，以获取待测芯片的目标参数对应的测量值，根据测量值和标准值，对待测芯片进行修调，以使待测芯片的目标参数达到标准值。本公开能够根据芯片在晶片上的不同区域，选择不同的策略对芯片进行修调，提高了芯片修调的效率和准确度。

公开(公告)号：CN118036521A

公开(公告)日：2024-05-14

申请号：CN202211382963.3

申请日：2022-11-04

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 吴宇东 ,  蔡燕飞 ,  廖春和 ,  郁扬 ,  刘旭 ,  钱茂程

IPC分类号： G06F30/3308 ,  G06F115/06

摘要： 一种标准单元的逻辑验证方法、装置、设备及计算机存储介质。所述方法包括：从标准单元库中提取同一待验证标准单元的第一网表文件及第二网表文件，所述第一网表文件及第二网表文件为采用不同语言描述的网表文件；分别基于所述第一网表文件及第二网表文件，搭建对应的电路仿真模型；利用所搭建的电路仿真模型，对所述待验证标准单元进行仿真；获取各电路仿真模型的仿真结果，并进行比对；输出比对结果。采用上述方案，可以高效快速地验证标准单元逻辑信息的准确性。

公开(公告)号：CN117952058A

公开(公告)日：2024-04-30

申请号：CN202211299040.1

申请日：2022-10-21

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 郁扬 ,  魏路瑶 ,  王代平 ,  蔡燕飞 ,  王俊

IPC分类号： G06F30/392 ,  G06F30/398 ,  G06F1/3296 ,  G06F115/06 ,  G06F119/06

摘要： 一种芯片布局结构及布局方法、芯片。所述芯片包括：第一单元模块，所述第一单元模块包括若干个数字标准单元；所述第一单元模块对应的布局结构由至少两个布局区域组成；其中，每个所述布局区域包括：至少一行的数字标准单元；同一布局区域内数字标准单元满足同一预设物理特征条件；不同布局区域内数字标准单元的供电电压不同。采用上述方案，可以降低芯片的静态功耗。

公开(公告)号：CN117952053A

公开(公告)日：2024-04-30

申请号：CN202410170575.1

申请日：2024-02-06

申请人： 篆芯半导体(南京)有限公司

发明人： 王星 ,  柳雷

IPC分类号： G06F30/367 ,  G06F115/06

摘要： 本申请公开了一种芯片的电源完整性签核方法、装置、电子设备及存储介质。该方法包括：获取芯片的空闲电流参数和满载电流参数；根据空闲电流参数和满载电流参数、芯片的电阻参数和电感参数，获取总电压压降；获取电源实际输出电压；根据总电压压降以及电源实际输出电压与预设芯片最小额定电压的差值，判断芯片是否满足电源完整性预设条件；若满足则签核完成；若不满足则调整电阻参数和电感参数，返回根据空闲电流参数和满载电流参数、芯片的电阻参数和电感参数，获取总电压压降，循环执行，直至签核完成为止。该方法大幅降低了封装基板和电路板系统的电阻和电感所带来的影响，使芯片端电压可以保持在正常工作的额定电压之内，提高了签核的准确性。

公开(公告)号：CN117852456A

公开(公告)日：2024-04-09

申请号：CN202211208476.5

申请日：2022-09-30

申请人： 深圳市中兴微电子技术有限公司

发明人： 胡韶华 ,  石金锋 ,  朱智华 ,  刘衡祁

IPC分类号： G06F30/3308 ,  G06F115/06

摘要： 本公开提供一种仿真方法，包括：对多个仿真模块的代码进行分析，生成多个数据流节点树，其中，每个所述仿真模块对应至少一个所述数据流节点树；根据多个所述数据流节点树确定多个所述仿真模块的计算权重；根据多个所述仿真模块的计算权重将多个所述仿真模块整合为多个仿真线程，其中，多个所述仿真线程与多个仿真单元一对一对应。本公开还提供一种电子设备、一种计算机可读介质。

公开(公告)号：CN117172195A

公开(公告)日：2023-12-05

申请号：CN202210577511.4

申请日：2022-05-25

申请人： 长鑫存储技术有限公司

发明人： 闵敏 ,  姜伟 ,  白黎 ,  陈川江

IPC分类号： G06F30/398 ,  G06F30/394 ,  G06F115/06

摘要： 本公开实施例提供了一种信号线检查方法及设备，涉及半导体技术领域，包括：获取电路原理图中目标信号线的自定义设计信息，并根据该自定义设计信息生成目标信号线对应的版图设计规则；检查电路原理图对应的电路版图中，目标信号线是否满足上述版图设计规则；当电路版图中的目标信号线不满足上述版图设计规则时，在电路版图中目标信号线所在的位置添加第一标签，用于指示目标信号线未满足上述版图设计规则。本公开实施例提供的信号线检查方法及设备，可以有效降低电路版图中关键信号线的检查复杂度，提升电路版图的设计效率。

公开(公告)号：CN116933723A

公开(公告)日：2023-10-24

申请号：CN202210326748.5

申请日：2022-03-30

申请人： 龙芯中科技术股份有限公司

发明人： 窦枭栋 ,  陈天奇

IPC分类号： G06F30/398 ,  G06F115/06

摘要： 本申请实施例提供了一种多核处理器验证系统，涉及电子设备技术领域。一种多核处理器验证系统包括：母板以及与所述母板连接的子板，所述子板用于向所述母板传输验证指令；所述母板包括互连的多个现场可编程逻辑门阵列FPGA芯片，各所述FPGA芯片的基本单元查找表LUT使用率均小于第一阈值，各所述FPGA芯片之间的连线数目均小于第二阈值，所述母板用于实现多核处理器的逻辑，运行所述验证指令得到所述多核处理器的验证结果。