公开(公告)号：CN100428427C

公开(公告)日：2008-10-22

申请号：CN200510096839.0

申请日：2005-09-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄健朝 ,  黄正权 ,  杨富量

IPC: H01L21/336

CPC classification number: H01L29/7842 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/78621

Abstract: 本发明提供一微机电元件及其制造方法。微机电元件的制造方法，是包含于半导体基底上形成一P-沟道晶体管，此方法乃通过于该基底上形成栅极结构且于基底内形成少量掺杂的源极/漏极区域。于邻近多晶硅栅极结构的相反侧壁形成氧化衬层与氮化物间隙壁，且于半导体基底的氧化衬层相反侧蚀刻出一凹蚀处。于氧化衬层上的任一侧形成凸起的硅锗源极/漏极区域，且于氧化衬层上形成一细薄间隙壁。在凸起的硅锗源极与漏极区域形成期间，一多晶硅栅极结构上的硬掩膜为用以保护复晶硅栅极结构。最后，于包含硅锗区域的基底中注入源极/漏极掺杂物。本发明可改善电性效能表现，并避免存在于元件的组成及/或材料间的冲突。

公开(公告)号：CN100421255C

公开(公告)日：2008-09-24

申请号：CN200510067914.0

申请日：2005-04-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈豪育 ,  张长昀 ,  李迪弘 ,  杨富量

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

Abstract: 本发明是有关于一种完全耗尽型SOI多临界电压应用。一种集成电路，包括一基材与形成于基材中的一埋式介电层。埋式介电层具有第一厚度于第一区中、具有第二埋式介电层厚度于第二区中，以及具有一阶梯介于第一与第二区之间。一半导体层位于埋式介电层上。埋式介电层厚度可依照各种不同应用而变化，而这些应用的晶体管可具有不同的预期临界电压，例如核心应用、低电源应用及I/O应用。另外，可在同一晶圆中使用不同的埋式氧化层厚度，以提供实质保留给要求Vth调整的FD SOI背闸偏压元件的Vth调整能力，例如核心应用、低电源应用及I/O应用。

公开(公告)号：CN100390947C

公开(公告)日：2008-05-28

申请号：CN200410030050.0

申请日：2004-03-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨国男 ,  詹宜陵 ,  陈豪育 ,  杨富量 ,  胡正明

IPC: H01L21/336 ,  H01L29/786

Abstract: 本发明提供一种具有金属氧化物半导体场效应晶体管及其制造方法。先于基底的有源区中形成沟槽，接着形成多个第一绝缘间隙壁于沟槽的侧壁及其外缘，再形成栅介电层于暴露出的基底上。然后，在沟槽上形成栅极，再进行离子注入，以在第一绝缘间隙壁下方与栅极外侧的基底中形成源极/漏极。接着，在基底上形成绝缘层，再以非等向性蚀刻法蚀刻此绝缘层，以在栅极的侧壁上形成多个第二绝缘间隙壁，并暴露出栅极外侧的基底的表面。最后，形成硅化金属层于暴露出的栅极与基底的上表面。

公开(公告)号：CN101118928A

公开(公告)日：2008-02-06

申请号：CN200710138023.9

申请日：2007-08-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈豪育 ,  杨富量

IPC: H01L29/78 ,  H01L27/12

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/1207 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7849 ,  H01L29/78639 ,  H01L29/78654

Abstract: 一种选择性应变MOS元件，其中该MOS元件可为由一组NMOS元件以及PMOS元件所组成的选择性应变PMOS元件，且其不影响NMOS元件上的应变。其形成方法包括提供半导体基材，其中半导体基材包括底半导体层、配置于该底半导体层上的绝缘层以及配置于该绝缘层上的顶半导体层；图案化该顶半导体层以及绝缘层用以形成MOS作用区；形成MOS元件于MOS作用区上，且MOS元件包括栅极结构以及沟道层；以及进行氧化工艺，将一部份的顶半导体层氧化用以在沟道层上产生应变。本发明不仅克服了现有技术的缺点以及不足，并提升了元件性能且改善其工艺。

公开(公告)号：CN100339999C

公开(公告)日：2007-09-26

申请号：CN200410070331.9

申请日：2004-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨育佳 ,  杨富量 ,  胡正明

IPC: H01L27/11

CPC classification number: H01L27/1104 ,  H01L21/845 ,  H01L27/11 ,  H01L27/1211 ,  H01L29/7854

Abstract: 本发明是一种以部分空乏与完全空乏晶体管建构的静态存储元件，所述静态存储元件包括一第一反相器、一第二反相器、一第一完全空乏绝缘层上半导体晶体管以及一第二完全空乏绝缘层上半导体晶体管；第一反相器有一耦接至一左位元节点的输入与一耦接至右位元节点的输出，第二反相器有一耦接至一右位元节点的输入与一耦接至左位元节点的输出，第一完全空乏绝缘层上半导体晶体管有一耦接至左位元节点的漏极，而第二完全空乏绝缘层上半导体晶体管有一耦接至右位元节点的漏极。

公开(公告)号：CN1326253C

公开(公告)日：2007-07-11

申请号：CN03133232.3

申请日：2003-07-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨育佳 ,  杨富量

IPC: H01L29/861

CPC classification number: H01L29/88 ,  H01L27/0255 ,  H01L27/0814 ,  H01L29/861 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种鳍状半导体二极管结构，其包括一半导体基材、一垂直半导体鳍状体、一第一导电件和一第二导电件。该半导体鳍状体位于该半导体基材上方，该半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域和掺杂有第二掺杂物的第二重掺杂区域，第一重掺杂区域和第二重掺杂区域分别位于半导体鳍状体的两侧，第一导电件接触该第一重掺杂区域，第二导电件接触该第二重掺杂区域。该第一重掺杂区域和第二重掺杂区域之间还可包括一轻掺杂区域。

公开(公告)号：CN1310337C

公开(公告)日：2007-04-11

申请号：CN03100978.6

申请日：2003-01-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨国男 ,  詹宜陵 ,  朱又麟 ,  陈豪育 ,  杨富量 ,  胡正明

IPC: H01L29/78 ,  H01L21/336

Abstract: 一种隧道偏压金属氧化物半导体晶体管(TBMOS)，可应用在传统本体(Bulk)基材或部分耗尽绝缘层上覆硅(PD SOI)基材中，用来在栅极与基材之间形成隧道连接(Tunnel Connection)。本发明所述晶体管中的栅极座具有稍长于一般栅极座的长度，并且在栅极座的一端具有与另一端反相的离子注入区，可允许N型金属氧化物半导体晶体管中的空穴，P型金属氧化物半导体晶体管中的电子，由栅极隧道到基材中。由于空穴电流可自我限制，因此可应用于操作电压大于0.7伏特的情况，并且可避免现有的晶体管元件具有过大漏电流的缺点。另外，本发明的晶体管结构还可避免N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管之间的串扰(Crosstalk)现象。

公开(公告)号：CN1301557C

公开(公告)日：2007-02-21

申请号：CN200310101955.8

申请日：2003-10-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨育佳 ,  胡正明 ,  杨富量

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L27/11 ,  H01L27/1211 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明提出一种具有多重栅极晶体管的静态随机存取存储单元，借由使用多重栅极晶体管，例如双重栅极晶体管、三重栅极晶体管和Ω形多重晶体管，来改变晶体管的通道宽度，并同时提高下拉晶体管和存取晶体管的β比值。本发明并提出一种具有多重栅极晶体管的静态随机存取存储单元的制造方法。

公开(公告)号：CN1301556C

公开(公告)日：2007-02-21

申请号：CN200410029691.4

申请日：2004-03-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄健朝 ,  葛崇祜 ,  李文钦 ,  胡正明 ,  卡罗斯 ,  杨富量

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明提供一种CMOS组件及其制造方法，其结构包括将栅极电极设于基底上，将源极/漏极设于栅极电极两侧的基底中，将应力缓冲衬层顺应性地配置于栅极电极两侧且部分延伸至基底表面，并将应力层设于栅极电极、应力缓冲衬层和源极/漏极上，且与应力缓冲衬层接触，藉以提高栅极电极下方基底中的通道区的应力。

公开(公告)号：CN1905221A

公开(公告)日：2007-01-31

申请号：CN200610009081.7

申请日：2006-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄健朝 ,  杨富量

IPC: H01L33/00

CPC classification number: H05B33/10

Abstract: 本发明提供一种发光装置的形成方法与半导体发光装置，所述形成至少一发光装置的方法，具有使用CMOS制程的控制电路，包括形成至少一设置于下电极之中或是上方的介电区，其中介电区包括多孔介电质或低密度介电质；将多个发光粒子注入至介电区中；以及形成至少一设置于介电区上的上电极。本发明所述发光装置的形成方法与半导体发光装置，增加了纳米微晶体的沉积效率，因此可改善发光装置的空穴移动率以及栅极介电层介面。且不需要增加制程花费就可以轻易的将发光装置与控制电路整合的制程方法。