公开(公告)号：CN107026149B

公开(公告)日：2020-06-05

申请号：CN201610996686.3

申请日：2016-10-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 于殿圣 ,  崔壬汾 ,  廖忠志

IPC: H01L23/62 ,  H01L21/77 ,  H01L21/768

Abstract: 半导体装置内使用熔丝(fuse)的结构及其制造方法，熔丝可形成于第三金属层内，且与位在下方的半导体基底上的有源元件垂直地排列。此外，第三金属层内的熔丝形成较下方的第二金属层厚。

公开(公告)号：CN111128881A

公开(公告)日：2020-05-08

申请号：CN201910438083.5

申请日：2019-05-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L21/8234 ,  H01L27/092

Abstract: 第一栅极结构、第二栅极结构和第三栅极结构的每个在第一方向上延伸。第一栅极通孔设置在第一栅极结构上。第一栅极通孔具有第一尺寸。第二栅极通孔设置在第二栅极结构上。第二栅极通孔具有大于第一尺寸的第二尺寸。第三栅极通孔设置在第三栅极结构上。第三栅极通孔的第三尺寸小于第二尺寸但大于第一尺寸。第一源极接触件设置为邻近第一栅极通孔的第一侧。第一漏极接触件设置为邻近第一栅极通孔的与第一侧相对的第二侧。第二漏极接触件设置为邻近第三栅极通孔的第一侧。本发明的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN111128274A

公开(公告)日：2020-05-08

申请号：CN201911044466.0

申请日：2019-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: G11C11/413 ,  G11C5/02 ,  H01L27/11

Abstract: 本公开实施例提供一种存储器结构、一种静态随机存取存储器结构及系统单芯片(SOC)装置。根据本公开提供一种存储器结构，包括第一静态随机存取存储器(SRAM)巨集，包含复数第一栅极全环(GAA)晶体管，以及包括第二SRAM巨集，包含复数第二GAA晶体管。第一SRAM巨集的每个第一GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度W1及第一通道厚度T1。第二SRAM巨集的每个第二GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度W2及第二通道厚度T2。W2/T2大于W1/T1。

公开(公告)号：CN111106115A

公开(公告)日：2020-05-05

申请号：CN201911020434.7

申请日：2019-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11 ,  H01L27/02

Abstract: 一种半导体结构包括：SRAM单元、位线边缘单元和字线边缘单元，其中SRAM单元布置成阵列，由位线边缘单元和字线边缘单元界定，每个SRAM单元包括交叉耦合在一起的两个反相器以及耦合到两个反相器的传输门，并且传输门包括FET；第一金属材料的第一位线，设置在第一金属层中，并且电连接到FET的漏极部件；第二金属材料的第一字线，并且电连接到FET的栅电极，并且设置在第二金属层中；以及第三金属材料的第二位线，电连接到第一位线，并且设置在第三金属层中。第一金属材料和第三金属材料的组分彼此不同。

公开(公告)号：CN107026168B

公开(公告)日：2020-02-14

申请号：CN201610641063.4

申请日：2016-08-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11

Abstract: 本发明提供一种集成电路，包括一SRAM阵列。SRAM阵列包括具有第一多行以及多列的SRAM单元的一第一子阵列以及具有第二多行以及多列的SRAM单元的一第二子阵列。第一位元线以及第一互补位元线连接至第一子阵列中的一列的第一以及第二沟道栅极金属氧化物半导体装置。第二位元线以及第二互补位元线连接至第二子阵列中的一列的静态随机存取存储器单元的第一以及第二沟道栅极金属氧化物半导体装置。第一位元线以及第一互补位元线与第二位元线以及第二互补位元线断开。感测放大器电路电性耦接至并用以感测第一位元线、第一互补位元线、第二位元线以及第二互补位元线。

公开(公告)号：CN110610937A

公开(公告)日：2019-12-24

申请号：CN201811396072.7

申请日：2018-11-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈芳 ,  廖忠志

IPC: H01L27/088 ,  H01L27/02

Abstract: 本发明的实施例提供了集成电路，包括第一标准单元，具有集成的第一p型场效应晶体管(pFET)和第一n型场效应晶体管(nFET)，并且具有位于第一标准单元边界上的第一介电栅极。该集成电路还包括第二标准单元，第二标准单元与第一标准单元相邻，具有集成的第二pFET和第二nFET，并且具有位于第二标准单元边界上的第二介电栅极。集成电路也包括配置在第一和第二标准单元之间并且具有单节距尺寸P的第一填充单元。第一pFET和第二pFET形成在第一连续有源区域上。第一nFET和第二nFET形成在第二连续有源区域上。第一填充单元包括位于第一填充单元边界上的第三介电栅极和位于第二填充单元边界上的第四介电栅极。

公开(公告)号：CN110556379A

公开(公告)日：2019-12-10

申请号：CN201910133498.1

申请日：2019-02-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11 ,  H01L29/10 ,  H01L29/161

Abstract: 本申请提供一种静态随机存取记忆体元件。在一实施方式中，静态随机存取记忆体元件包含第一传输栅极场效晶体管(FET)和第一上拉场效晶体管，形成于第一N型井区域(N-Well)中的至少一硅锗鳍片之上；第二传输栅极场效晶体管和第二上拉场效晶体管形成于第二N型井区域中的至少一硅锗鳍片之上；第一下拉场效晶体管形成于介于第一和第二N型井区域之间的P型井(P-well)区域中的数个硅鳍片的其中一个之上；以及第二下拉场效晶体管形成于P型井区域中的数个硅鳍片的另一个之上。

公开(公告)号：CN110416303A

公开(公告)日：2019-11-05

申请号：CN201810920693.4

申请日：2018-08-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林大钧 ,  许博钦 ,  潘国华 ,  廖忠志 ,  林志勇

IPC: H01L29/78 ,  H01L21/762 ,  H01L21/336

Abstract: 本发明实施例提供一种半导体结构，其包括从半导体衬底挤出的鳍式有源区域；以及设置在鳍式有源区域上的栅极堆叠件。栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极。栅极介电层包括第一介电材料。半导体结构进一步包括设置在鳍式有源区域上的第二介电材料的介电栅极。栅极介电层从栅极电极的侧壁延伸到介电栅极的侧壁。第二介电材料在组分上与第一介电材料不同。本发明实施例还提供一种形成集成电路结构的方法。

公开(公告)号：CN105280698B

公开(公告)日：2019-09-13

申请号：CN201410507489.1

申请日：2014-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  廖忠志 ,  连万益 ,  游家权 ,  邱奕勋 ,  蔡庆威 ,  吴伟豪

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供了垂直器件结构。本发明涉及具有在源极区和漏极区之间延伸的矩形垂直沟道条的垂直晶体管器件及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。具有一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，具有四条边的形状，具有不同长度的相邻边和四个直角)。栅极区位于源极区上方并且位于邻接垂直沟道条的位置处，漏极区设置在栅极区和垂直沟道条上方。垂直沟道条的矩形形状提供了具有更好性能和单元区域密度的垂直器件。

公开(公告)号：CN105762110B

公开(公告)日：2019-06-21

申请号：CN201511000698.8

申请日：2015-12-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志 ,  陈炎辉

IPC: H01L21/768 ,  H01L27/02

CPC classification number: H01L23/5283 ,  H01L21/3212 ,  H01L21/76802 ,  H01L21/7684 ,  H01L21/76843 ,  H01L21/76877 ,  H01L21/76895 ,  H01L21/823475 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5286 ,  H01L23/53238 ,  H01L27/0207 ,  H01L27/0924 ,  H01L27/1104 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及具有使用不同互连层耦合的未对准金属线的互连结构、半导体芯片及布局。在一些实施例中，一种互连结构包含第一金属线、第二金属线及第一连接结构。所述第一金属线形成于第一互连层中，在长度上大体上沿着第一方向延伸且在第一末端部分处结束。所述第二金属线形成于所述第一互连层中，从第二末端部分开始且在长度上大体上沿着所述第一方向延伸。所述第二金属线在所述第一方向上与所述第一金属线未对准。所述第一连接结构将所述第一金属线耦合到所述第二金属线。所述第一连接结构包含形成于不同于所述第一互连层的第二互连层中的第一端到端部分，且与所述第一末端部分和所述第二末端部分重叠。