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公开(公告)号：CN107507829A
公开(公告)日：2017-12-22
申请号：CN201710661954.0
申请日：2017-08-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/06 , H01L29/24 , H01L21/8234
Abstract: 本发明提供一种基于界面钝化层的MOS电容器及其制备方法，制备包括：提供一重掺杂的衬底，并于衬底一表面上形成轻掺杂的外延层；于外延层内形成欧姆接触区；于外延层表面形成界面钝化层，并于界面钝化层表面形成栅结构，于结构表面形成表面钝化层，并于表面钝化层内形成第一窗口及第二窗口；制作栅极金属电极、第一欧姆接触电极及第二欧姆接触电极。通过上述方案，本发明对MOS电容器的界面进行了优化，在栅介质层与外延层之间引入了界面钝化层，可消除MOS器件界面处不利的界面层，降低了界面密度和界面陷阱，制备方法简单，效果显著，提供了一种有效提高栅介质层与碳化硅界面特性的途径，具有广泛的应用前景。
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公开(公告)号：CN103021864B
公开(公告)日：2015-07-01
申请号：CN201210533276.7
申请日：2012-12-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种SOI RESURF超结器件结构及其制作方法，首先提供一SOI衬底；在该衬底的顶层硅上形成漂移区及源、漏端；提供一设有若干第一窗口的第一掩膜版，所述第一窗口的宽度沿源端到漏端方向依次增大；该掩膜版在该漂移区的垂直投影左侧距离所述漂移区左侧具有一定距离，自上述第一窗口进行N型离子注入；退火；提供一横向设有若干第二窗口的第二掩膜版；自该第二窗口向所述N型漂移区进行P型离子注入，形成间隔的P柱和N柱；且P柱不和漏端相连。本发明超结区的高浓度可以保证器件具备较低的开态电阻，RESURF区可以保证器件具备较高的耐压，改善了器件耐压和开态电阻之间的折衷关系，同时还可以降低器件耐压对于电荷不平衡的敏感度，提高器件可靠性。
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公开(公告)号：CN102569070B
公开(公告)日：2015-06-24
申请号：CN201210075130.2
申请日：2012-03-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/334
Abstract: 本发明提供一种MIS电容的制作方法，于SOI衬底中刻蚀出硅岛，采用HF去除硅岛表面的氧化层，可以有效地降低薄膜界面层厚度。利用等离子体原子层沉积方法，采用原位O2，NH3等离子体在Si表面生长一层很薄的氮氧化合物钝化层，以抑制界面层的生长。接着使用等离子体生长方式生长HfLaO介质薄膜，并原位对所述HfLaO介质薄膜进行氧等离子体后处理，减少薄膜中的氧空位。采用氯苯溶液对光刻胶进行处理，可以修饰掉光刻胶边缘的毛刺使得后面的金属举离工艺更简单而精确。采用本方法制备的MIS电容有利于减少附加界面层的数量、减薄的界面层厚度和降低界面层的粗糙度，有利于抑制衬底和薄膜之间的元素扩散及减小等效栅氧厚度，有效的提高MIS电容的电学性能。
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公开(公告)号：CN104599975A
公开(公告)日：2015-05-06
申请号：CN201510072456.3
申请日：2015-02-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/339 , H01L29/762 , H01L29/06
CPC classification number: H01L29/762 , H01L29/0603 , H01L29/0684 , H01L29/66431
Abstract: 本发明提供一种基于Metal/Insulator/AlGaN/GaN叠层MIS结构的负微分电阻器件及制备方法，所述负微分电阻器件包括：衬底；AlGaN/GaN异质结平台，位于所述衬底之上；欧姆接触电极，位于所述AlGaN/GaN异质结平台外围，退火后与AlGaN/GaN界面的二维电子气（2DEG）接触；绝缘层，位于所述AlGaN/GaN异质结平台之上；栅金属层，位于所述绝缘层之上；钝化层，覆盖于器件表面，并于所述欧姆接触电极及栅金属层对应位置具有开孔。本发明的结构中，肖特基发射电流被抑制，隧穿电流占总电流的主导，结合电子在GaN材料中的转移特性，使得I-V曲线呈现出负微分电阻效应。在低温下，这种效应进一步放大，电流峰谷比在-50℃时能达到3，相比传统的TED较高。
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公开(公告)号：CN102623345B
公开(公告)日：2014-08-20
申请号：CN201210076934.4
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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Patent Agency Ranking
公开(公告)号：CN102593007B
公开(公告)日：2014-08-20
申请号：CN201210076796.X
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多P岛N沟道超结器件及其制备方法，所述的内嵌多P岛N沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的N型漂移区，位于所述N型漂移区一侧的P型体区，以及位于所述N型漂移区另一侧上的N型漏区，其中，所述N型漂移区中形成有多个互相间隔且平行排列的岛状P区，且各该岛状P区由N型源区朝N型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状P区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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公开(公告)号：CN103684398A
公开(公告)日：2014-03-26
申请号：CN201310732400.7
申请日：2013-12-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/003 , H03K17/16 , H03K19/0175
Abstract: 本发明提供一种抗EMI LIN总线信号驱动器，包括：连接一信号输入端用以通过冲放电电流控制所述信号输入端输入的信号斜率的斜率控制单元，连接所述斜率控制单元的轨到轨输出缓冲单元，连接所述斜率控制单元及轨到轨输出缓冲单元的跨导放大单元，以及连接所述跨导放大单元的驱动输出单元，本发明采用PMOS型晶体管实现驱动输出单元输入端的电压最高可达VCC，提高了驱动电路的最大驱动能力。由于采用低输入阻抗的跨导运算放大器，在保证驱动输出单元输入端等效输入阻抗小，高抗EMI性能的同时，负反馈方式使得驱动输出单元输入端端电压具有很强的信号跟随能力，提高信号斜率的可控性。
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公开(公告)号：CN103607337A
公开(公告)日：2014-02-26
申请号：CN201310648281.7
申请日：2013-12-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H04L12/40 , H03K19/0175 , H03K19/0944
Abstract: 本发明涉及一种总线信号接收器，所述总线信号接收器至少包括总线接收模块，所述总线接收模块包括：电压电流转换单元，包括分别由PMOS管和电阻，NMOS管和电阻构成的两组电路，用于接收总线上的电压信号，并通过所述两组电路输出两路电流；电流比较单元，与所述电压电流转换单元相连，用于将所述两路电流进行比较，比较结果输出电压信号；电压移位单元，与所述电流比较单元相连，用于将所述电压信号移位转换，输出符合所述接收器要求的电压信号。所述总线信号接收器还可以包括输入预处理模块、输出调整模块、迟滞模块、总线唤醒模块。所述信号总线接收器与传统的信号总线接收器相比，具有静态功耗低，精度和速度更高的优点。
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公开(公告)号：CN103021864A
公开(公告)日：2013-04-03
申请号：CN201210533276.7
申请日：2012-12-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种SOI RESURF超结器件结构及其制作方法，首先提供一SOI衬底；在该衬底的顶层硅上形成漂移区及源、漏端；提供一设有若干第一窗口的第一掩膜版，所述第一窗口的宽度沿源端到漏端方向依次增大；该掩膜版在该漂移区的垂直投影左侧距离所述漂移区左侧具有一定距离，自上述第一窗口进行N型离子注入；退火；提供一横向设有若干第二窗口的第二掩膜版；自该第二窗口向所述N型漂移区进行P型离子注入，形成间隔的P柱和N柱；且P柱不和漏端相连。本发明超结区的高浓度可以保证器件具备较低的开态电阻，RESURF区可以保证器件具备较高的耐压，改善了器件耐压和开态电阻之间的折衷关系，同时还可以降低器件耐压对于电荷不平衡的敏感度，提高器件可靠性。
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公开(公告)号：CN102760657A
公开(公告)日：2012-10-31
申请号：CN201210265019.X
申请日：2012-07-27
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种在InP衬底上制备高k栅介质薄膜和MIS电容的方法，该方法工艺简单，在利用PEALD工艺沉积高k栅介质薄膜之前通过等离子体原位处理对InP衬底进行钝化，改善了高k栅介质与InP衬底之间的界面特性，降低了费米能级钉扎效应的影响，并且在高k栅介质薄膜形成后利用氧等离子体原位后处理提高了高k薄膜的致密度和薄膜质量。同时，本发明在InP衬底上制备稳定的性质优良的高k栅介质薄膜基础上，并成功制作MIS电容结构，为后面验证高k栅介质薄膜的电学性能提供了基础。
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