公开(公告)号：CN118073353A

公开(公告)日：2024-05-24

申请号：CN202311505905.X

申请日：2023-11-13

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8234

Abstract: 本公开涉及一种半导体器件，在半导体衬底的p型衬底区域中，形成n型源极区域、n型漏极区域、具有比p型衬底区域的杂质浓度高的杂质浓度的p型主体区域、具有比p型主体区域的杂质浓度高的杂质浓度的p型主体接触区域、以及具有比n型漏极区域的杂质浓度低的杂质浓度的n型漂移区域。栅极电极经由栅极电介质膜形成在半导体衬底上。半导体衬底包括在栅极电极的延伸方向上交替布置的第一区域和第二区域。第二区域中与栅极电极重叠的p型主体区域的宽度小于第一区域中与栅极电极重叠的p型主体区域的宽度。

公开(公告)号：CN108321203A

公开(公告)日：2018-07-24

申请号：CN201711381037.3

申请日：2017-12-20

Applicant: 瑞萨电子株式会社

Inventor： 藤井宏基 ,  森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/762

Abstract: 本发明提供一种半导体器件及其制造方法。在填埋p+源极区域(SC)与p+漏极区域(DC)之间的隔离槽(TNC)的内部的隔离绝缘膜(SIS)的上表面形成有凹部(HL)。p-漂移区(DFT)位于隔离槽(TNC)的下侧且与p+漏极区域(DC)连接。门电极(GE)填埋凹部(HL)的内部。n型杂质区域(NH)位于p-漂移区(DFT)的下侧且凹部(HL)的正下方。

公开(公告)号：CN106486550A

公开(公告)日：2017-03-08

申请号：CN201610669069.2

申请日：2016-08-15

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/41

CPC classification number: H01L29/7816 ,  H01L29/0619 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835 ,  H01L29/66409 ,  H01L29/41 ,  H01L29/78

Abstract: 为了提供具有改善的性能的LDMOS半导体器件，本发明提供了下述的半导体器件：该半导体器件具有源极区域和漏极区域、沟道形成区域、位于沟道形成区域和漏极区域之间的漏极绝缘区域、以及栅极电极。漏极绝缘区域具有露出有源区域的缝，该缝相对于漏极绝缘区域中央设置在沟道形成区域那侧。该有源区域形成为n型半导体区域。这样的结构能够松弛漏极绝缘区域在沟道形成区域那侧(源极区域那侧)的电场。因此可以减少热载流子(热电子，热空穴)的产生数目。因而，可以获得具有改善的HCI相关特性的半导体器件。

公开(公告)号：CN108091681B

公开(公告)日：2023-09-19

申请号：CN201711160518.1

申请日：2017-11-20

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的一实施方式的半导体器件具有：半导体衬底，其具有第一面；绝缘隔离构造，其配置在第一面侧、且具有第一深度；以及栅极电极。半导体衬底具有与第一面相接而配置的源极区域以及漏极区域、与第一面相接而配置且具有第二深度的相反导电型区域、以包围源极区域的方式与第一面相接而配置的体区域、以及以包围漏极区域及相反导电型区域并且在与源极区域之间夹持体区域的方式与所述第一面相接而配置的漂移区域。源极区域、漂移区域及漏极区域是第一导电型，体区域及相反导电型区域是与第一导电型相反的导电型即第二导电型，绝缘隔离构造配置在漏极区域与相反导电型区域之间。第一深度比第二深度深。

公开(公告)号：CN108336134B

公开(公告)日：2023-05-05

申请号：CN201711458966.X

申请日：2017-12-28

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: 本发明涉及一种半导体装置及其制造方法，一个实施方式的半导体装置包括具有第一面的半导体基板、配置于第一面的绝缘分离膜以及栅极电极。半导体基板具有源极区域、漏极区域、漂移区域以及体区域。绝缘分离膜具有在俯视时配置于漂移区域的内侧的第一部分、在从第一部分朝向源极区域的方向上突出的第二部分以及在从第一部分朝向源极区域的方向上突出且在与第二部分之间夹入漂移区域的第三部分。栅极电极与夹入源极区域和漂移区域之间的体区域的部分绝缘且相对。栅极电极配置成延伸到第二部分以及第三部分的上方。

公开(公告)号：CN111554744A

公开(公告)日：2020-08-18

申请号：CN202010080726.6

申请日：2020-02-05

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本申请涉及半导体器件和制造半导体器件的方法。一种半导体器件，包括半导体衬底，该半导体衬底包括具有第一表面和第二表面的第一外延层、第二外延层、形成为穿过第一外延层和第二外延层的掩埋区域以及栅极电极。第二外延层包括漏极区域、源极区域、体区域、漂移区域、第一区域和第二区域。第一区域至少形成在漏极区域下方。第二区域在沟道长度方向上具有第一端和第二端。第一端在沟道长度方向上位于体区域和漏极区域之间。第二区域从第一端朝向第二端延伸，使得第二端至少延伸到源极区域下方。第二区域的杂质浓度大于第一区域的杂质浓度。

公开(公告)号：CN108933176A

公开(公告)日：2018-12-04

申请号：CN201810491562.9

申请日：2018-05-22

Applicant: 瑞萨电子株式会社

Inventor： 藤井宏基 ,  森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/0646 ,  H01L21/823418 ,  H01L21/823493 ,  H01L21/823814 ,  H01L21/823892 ,  H01L27/0623 ,  H01L27/0922 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/42364 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835 ,  H01L29/7816 ,  H01L29/0619

Abstract: 本公开涉及半导体器件及其制造方法。在平面图中，n型阱区的第一梳状部分和p-漂移区的第二梳状部分彼此啮合。因此，n型阱区和p-漂移区的pn结在平面图中具有之字形形状。由n型阱区和p-漂移区形成的pn结从主表面朝向隔离沟槽的底表面、沿着隔离沟槽的源极侧壁表面延伸。

公开(公告)号：CN105895691A

公开(公告)日：2016-08-24

申请号：CN201510227526.8

申请日：2015-05-06

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/762

CPC classification number: H01L29/7835 ,  H01L21/28052 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/0882 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/408 ,  H01L29/41758 ,  H01L29/4238 ,  H01L29/4933 ,  H01L29/4983 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7816 ,  H01L21/762 ,  H01L29/402

Abstract: 本发明公开了一种实现了高耐压及低导通电阻的LDMOS的技术。场氧化膜DFOX从栅电极GE的下部延伸至漏极区域DRR。多个突出部PP从源极区域SOR侧朝向漏极区域DRR侧并从栅电极GE的侧面突出。而且，从平面上看，多个突出部PP沿着第2方向(与源极区域SOR及漏极区域DRR并排配置的第1方向垂直相交的方向)并排配置。多个开口OP形成于场氧化膜DFOX中。从第1方向看，各开口OP位于相互邻接的突出部PP之间。而且多个开口OP沿着第2方向与多个突出部PP交互并排配置。相对于漏极区域DRR来说，开口OP的漏极区域DRR侧的边缘部更靠近源极区域SOR侧。另一方面，相对于栅电极GE的上述侧面来说，开口OP的源极区域SOR的边缘部更靠近漏极区域DRR侧。

公开(公告)号：CN111554744B

公开(公告)日：2025-03-14

申请号：CN202010080726.6

申请日：2020-02-05

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H10D30/65 ,  H10D62/10 ,  H10D30/01

Abstract: 本申请涉及半导体器件和制造半导体器件的方法。一种半导体器件，包括半导体衬底，该半导体衬底包括具有第一表面和第二表面的第一外延层、第二外延层、形成为穿过第一外延层和第二外延层的掩埋区域以及栅极电极。第二外延层包括漏极区域、源极区域、体区域、漂移区域、第一区域和第二区域。第一区域至少形成在漏极区域下方。第二区域在沟道长度方向上具有第一端和第二端。第一端在沟道长度方向上位于体区域和漏极区域之间。第二区域从第一端朝向第二端延伸，使得第二端至少延伸到源极区域下方。第二区域的杂质浓度大于第一区域的杂质浓度。

公开(公告)号：CN109427904A

公开(公告)日：2019-03-05

申请号：CN201810927289.X

申请日：2018-08-15

Applicant: 瑞萨电子株式会社

Inventor： 藤井宏基 ,  酒井敦 ,  森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种半导体装置和制造半导体装置的方法。本发明提供一种可以确保高击穿电压且可以应用简化的制造过程的半导体装置以及制造所述半导体装置的方法。n+掩埋区具有浮置电位。n型体区被定位在所述n+掩埋区的第一表面侧。p+源区被定位在所述第一表面中且与所述n型体区形成p-n结。p+漏区与所述p+源区间隔开地被定位在所述第一表面中。p型杂质区PIR被定位在所述n+掩埋区与所述n型体区之间，且使所述n+掩埋区和所述n型体区彼此隔离。