公开(公告)号：CN105573456A

公开(公告)日：2016-05-11

申请号：CN201510727316.5

申请日：2015-10-30

Applicant: 瑞萨电子株式会社

Inventor： 石井雄一郎 ,  宫西笃史 ,  柳泽一正

IPC: G06F1/26

CPC classification number: G11C11/417 ,  H01L23/5286 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/1095 ,  H03K17/6871 ,  H03K19/0016

Abstract: 本发明涉及一种半导体装置。半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线从第二电源线电解耦。该存储器电路包括存储器阵列、周边电路和第二开关。第一开关和第二开关中的每一个都包括第一PMOS晶体管和第二PMOS晶体管。

公开(公告)号：CN1979683B

公开(公告)日：2010-12-08

申请号：CN200610164134.2

申请日：2006-12-06

Applicant: 瑞萨电子株式会社

Inventor： 岡本一好 ,  柳泽一正

IPC: G11C17/10 ,  H01L27/115 ,  H01L23/522

CPC classification number: G11C7/14 ,  G11C17/12

Abstract: 提供可高速运行的高密度掩膜ROM。借助掩膜ROM，各源线被设置以被彼此邻近的各列中的存储器单元共享，位元线被设置以对应于存储器单元各列。为存储器单元各列设置空单元。空单元每个由包括第一开关晶体管和第二开关晶体管的串联电路组成，第一开关晶体管响应空字元线(DWL)上的信号电势切换到导通状态，第二开关晶体管(17)响应相应列中源线电势将相邻源线耦合至相应位元线。存储器单元每个由一个单位的晶体管和由掩膜布线形成的数据存储装置组成。读数据时，选择列中源线电势经历变化，从而在由被选择存储器单元耦合到的被选择位元线和空单元耦合到的基准位元线组成的对之间产生电势差，使得可以通过检测电势差执行数据读出。

公开(公告)号：CN103105882A

公开(公告)日：2013-05-15

申请号：CN201210451048.5

申请日：2012-11-12

Applicant: 瑞萨电子株式会社

Inventor： 小野内雅文 ,  大津贺一雄 ,  五十岚康人 ,  森田贞幸 ,  石桥孝一郎 ,  柳泽一正

IPC: G05F1/56

CPC classification number: G05F1/59 ,  G06F1/26 ,  H01L23/5286 ,  H01L2924/0002 ,  H02M2001/0045 ,  H03K17/102 ,  H01L2924/00

Abstract: 本发明提供了一种半导体集成电路，该半导体集成电路包括：多个输出晶体管，每个输出晶体管根据施加到控制端的阻抗控制信号所指示的控制值，相对于负载电流的量值控制输出电压的量值；电压监控电路，其输出输出电压监控值，该输出电压监控值指示输出电压的电压值；以及控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值来控制控制值的量值，并且基于控制值来控制是否使这些晶体管的任一个成为导通状态。根据预先通知负载电流变化的预告信号，在预定时段内，控制电路相对于误差值增大控制值的变化步长。

公开(公告)号：CN105573456B

公开(公告)日：2021-11-30

申请号：CN201510727316.5

申请日：2015-10-30

Applicant: 瑞萨电子株式会社

Inventor： 石井雄一郎 ,  宫西笃史 ,  柳泽一正

IPC: G06F1/26

Abstract: 本发明涉及一种半导体装置。半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线从第二电源线电解耦。该存储器电路包括存储器阵列、周边电路和第二开关。第一开关和第二开关中的每一个都包括第一PMOS晶体管和第二PMOS晶体管。

公开(公告)号：CN103105882B

公开(公告)日：2016-12-21

申请号：CN201210451048.5

申请日：2012-11-12

Applicant: 瑞萨电子株式会社

Inventor： 小野内雅文 ,  大津贺一雄 ,  五十岚康人 ,  森田贞幸 ,  石桥孝一郎 ,  柳泽一正

IPC: G05F1/56

CPC classification number: G05F1/59 ,  G06F1/26 ,  H01L23/5286 ,  H01L2924/0002 ,  H02M2001/0045 ,  H03K17/102 ,  H01L2924/00

Abstract: 本发明提供了一种半导体集成电路，该半导体集成电路包括：多个输出晶体管，每个输出晶体管根据施加到控制端的阻抗控制信号所指示的控制值，相对于负载电流的量值控制输出电压的量值；电压监控电路，其输出输出电压监控值，该输出电压监控值指示输出电压的电压值；以及控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值来控制控制值的量值，并且基于控制值来控制是否使这些晶体管的任一个成为导通状态。根据预先通知负载电流变化的预告信号，在预定时段内，控制电路相对于误差值增大控制值的变化步长。