公开(公告)号：CN105931674A

公开(公告)日：2016-09-07

申请号：CN201610022007.2

申请日：2016-01-13

Applicant: 瑞萨电子株式会社

Inventor： 宫西笃史 ,  石井雄一郎 ,  横山佳巧

IPC: G11C29/56

CPC classification number: G11C11/419 ,  G11C7/04 ,  G11C11/412 ,  G11C11/413 ,  G11C11/417 ,  G11C29/02 ,  G11C29/04 ,  G11C29/06 ,  G11C29/34 ,  G11C29/46 ,  G11C29/48 ,  G11C29/50 ,  G11C29/56

Abstract: 本发明的各个实施例涉及半导体器件、测试程序和测试方法。当执行SRAM的常温筛选测试替代非低温筛选测试时，减少了误杀，并且抑制了由局部偏差引起的缺陷的流出风险。包括字线、位线对、存储器单元以及驱动位线对的驱动电路的SRAM被设置有如下功能：可以在高电平(VDD)电位下驱动位线对中的一个位线，并且在稍高于低电平(VSS)电位的中间电位(VSS+几十mV至一百几十mV)下驱动另一个位线，以便在将数据写入存储器单元时正常写入。

公开(公告)号：CN102395970A

公开(公告)日：2012-03-28

申请号：CN200980158724.6

申请日：2009-04-15

Applicant: 瑞萨电子株式会社

Inventor： 塚本美智子 ,  中岛隆 ,  宫西笃史

IPC: G06F17/50

CPC classification number: G06F17/5068

Abstract: 主服务器（SRV）伴随临时ROM码文件（24）和设计信息文件（26）的生成，生成专用ROM编译器（22）和与专用ROM编译器（22）关联起来的中间文件（28）。在工作站（WS）中，通过执行专用ROM编译器（22），设计信息文件（46）的内容变更为与正ROM码对应的内容。专用ROM编译器（22）以仅能够变更特定的设计参数（32）和与临时ROM码文件（24）关联起来的设计信息文件（26）的方式被专用化。

公开(公告)号：CN105573456B

公开(公告)日：2021-11-30

申请号：CN201510727316.5

申请日：2015-10-30

Applicant: 瑞萨电子株式会社

Inventor： 石井雄一郎 ,  宫西笃史 ,  柳泽一正

IPC: G06F1/26

Abstract: 本发明涉及一种半导体装置。半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线从第二电源线电解耦。该存储器电路包括存储器阵列、周边电路和第二开关。第一开关和第二开关中的每一个都包括第一PMOS晶体管和第二PMOS晶体管。

公开(公告)号：CN105931674B

公开(公告)日：2021-03-19

申请号：CN201610022007.2

申请日：2016-01-13

Applicant: 瑞萨电子株式会社

Inventor： 宫西笃史 ,  石井雄一郎 ,  横山佳巧

IPC: G11C29/56

Abstract: 本发明的各个实施例涉及半导体器件、测试程序和测试方法。当执行SRAM的常温筛选测试替代非低温筛选测试时，减少了误杀，并且抑制了由局部偏差引起的缺陷的流出风险。包括字线、位线对、存储器单元以及驱动位线对的驱动电路的SRAM被设置有如下功能：可以在高电平(VDD)电位下驱动位线对中的一个位线，并且在稍高于低电平(VSS)电位的中间电位(VSS+几十mV至一百几十mV)下驱动另一个位线，以便在将数据写入存储器单元时正常写入。

公开(公告)号：CN105573456A

公开(公告)日：2016-05-11

申请号：CN201510727316.5

申请日：2015-10-30

Applicant: 瑞萨电子株式会社

Inventor： 石井雄一郎 ,  宫西笃史 ,  柳泽一正

IPC: G06F1/26

CPC classification number: G11C11/417 ,  H01L23/5286 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/1095 ,  H03K17/6871 ,  H03K19/0016

Abstract: 本发明涉及一种半导体装置。半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线从第二电源线电解耦。该存储器电路包括存储器阵列、周边电路和第二开关。第一开关和第二开关中的每一个都包括第一PMOS晶体管和第二PMOS晶体管。

公开(公告)号：CN1921000B

公开(公告)日：2012-07-18

申请号：CN200610125665.0

申请日：2006-08-25

Applicant: 瑞萨电子株式会社

Inventor： 宫西笃史

IPC: G11C7/00

CPC classification number: G11C8/16 ,  G11C7/1006 ,  G11C11/412 ,  G11C2207/108

Abstract: 本发明提供能够在输入端口和输出端口分离的、具有旁路功能的半导体存储部的半导体存储装置中简化布局结构的技术。在作为半导体装置的半导体存储部使用的半导体存储装置(100)中，输出缓冲电路(6)在旁路模式时将由从输入缓冲电路(5)延伸到输出缓冲电路(6)的旁路线传送的输入数据D[n-1:0]输出到输出端口OUT0～OUTn-1。半导体存储装置(100)的布局结构中，在平面视图上存储单元阵列(1)配置成由输入缓冲电路(5)和输出缓冲电路(6)夹于其中，旁路线配置成在存储单元阵列(1)之间通过。