公开(公告)号：CN107170743A

公开(公告)日：2017-09-15

申请号：CN201710132353.0

申请日：2017-03-07

Applicant: 瑞萨电子株式会社

Inventor： 前川径一 ,  蒲原史朗 ,  山县保司 ,  山本芳树

IPC: H01L27/112 ,  H01L21/8246 ,  G11C16/10 ,  G11C16/26

CPC classification number: G11C17/18 ,  G11C17/16 ,  H01L21/266 ,  H01L21/283 ,  H01L21/76895 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/36 ,  H01L27/11206 ,  G11C16/10 ,  G11C16/26

Abstract: 为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。

公开(公告)号：CN107170743B

公开(公告)日：2022-01-07

申请号：CN201710132353.0

申请日：2017-03-07

Applicant: 瑞萨电子株式会社

Inventor： 前川径一 ,  蒲原史朗 ,  山县保司 ,  山本芳树

IPC: H01L27/112 ,  H01L21/8246 ,  G11C16/10 ,  G11C16/26

Abstract: 为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。

公开(公告)号：CN105719686B

公开(公告)日：2021-05-11

申请号：CN201510940599.1

申请日：2015-12-16

Applicant: 瑞萨电子株式会社

Inventor： 蒲原史朗 ,  山县保司 ,  长谷川拓实 ,  杉井信之

IPC: G11C11/41 ,  G11C11/413

Abstract: 本发明涉及半导体集成电路装置以及可穿戴装置，能够提供能够在实现低功耗化的同时稳定地动作的半导体装置。半导体装置具备：CPU(26)；系统控制器(24)，指定CPU(26)的动作速度；SRAM(30)，具有P型SOTB晶体管(SP1、SP2)和N型SOTB晶体管(SN1～SN4)，与CPU(26)连接；以及基板偏置电路(23)，与系统控制器(24)连接，能够对P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)供给基板偏置电压(Vsp、Vsn)。此处，在系统控制器(24)指定使CPU(26)以低速进行动作的低速模式时，基板偏置电路(23)将基板偏置电压(Vsp、Vsn)供给到P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)。

公开(公告)号：CN105719686A

公开(公告)日：2016-06-29

申请号：CN201510940599.1

申请日：2015-12-16

Applicant: 瑞萨电子株式会社

Inventor： 蒲原史朗 ,  山县保司 ,  长谷川拓实 ,  杉井信之

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/417 ,  G04G21/025 ,  G11C5/146 ,  G11C5/148 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1116 ,  H01L27/1203 ,  H01L27/1207 ,  H04B1/385 ,  G11C11/41 ,  G11C11/413

Abstract: 本发明涉及半导体集成电路装置以及可穿戴装置，能够提供能够在实现低功耗化的同时稳定地动作的半导体装置。半导体装置具备：CPU(26)；系统控制器(24)，指定CPU(26)的动作速度；SRAM(30)，具有P型SOTB晶体管(SP1、SP2)和N型SOTB晶体管(SN1～SN4)，与CPU(26)连接；以及基板偏置电路(23)，与系统控制器(24)连接，能够对P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)供给基板偏置电压(Vsp、Vsn)。此处，在系统控制器(24)指定使CPU(26)以低速进行动作的低速模式时，基板偏置电路(23)将基板偏置电压(Vsp、Vsn)供给到P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)。