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公开(公告)号：CN103972177A
公开(公告)日：2014-08-06
申请号：CN201410035893.3
申请日：2014-01-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247
CPC classification number: H01L29/66545 , H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/4234 , H01L29/66833 , H01L29/792
Abstract: 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。
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公开(公告)号：CN108461395B
公开(公告)日：2022-08-23
申请号：CN201810194182.9
申请日：2014-01-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/423 , H01L21/336 , H01L29/792
Abstract: 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。
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公开(公告)号：CN118073370A
公开(公告)日：2024-05-24
申请号：CN202311497308.7
申请日：2023-11-10
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件。电阻元件由SOI衬底的第一半导体层和形成在该第一半导体层上的第二半导体层组成。该第二半导体层具有彼此间隔开的第一半导体部分和第二半导体部分。该第一半导体层具有其上形成有该第一半导体部分的第一区域、其上形成有该第二半导体部分的第二区域、以及在其上不形成外延半导体层的第三区域。该第一区域和该第二区域中的每一者还具有与靠近该第三区域定位的低浓度区域。该低浓度区域的杂质浓度比该第三区域的杂质浓度低。每个半导体部分具有位于该低浓度区域上的中浓度区域。该中浓度区域的杂质浓度比该低浓度区域的该杂质浓度高。
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公开(公告)号：CN103972177B
公开(公告)日：2018-03-30
申请号：CN201410035893.3
申请日：2014-01-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/336 , H01L27/11573 , H01L27/11568 , H01L29/792 , H01L21/283 , H01L27/115 , H01L29/423 , H01L27/11563
CPC classification number: H01L29/66545 , H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/4234 , H01L29/66833 , H01L29/792
Abstract: 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。
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Patent Agency Ranking
公开(公告)号：CN107689244A
公开(公告)日：2018-02-13
申请号：CN201710660716.8
申请日：2017-08-04
Applicant: 瑞萨电子株式会社
Abstract: 本文提供的半导体器件能够降低在半导体衬底上形成的存储元件的状态变化的可能性，所述半导体衬底和所述存储元件之间插入有绝缘层。所述半导体器件包括非易失性存储元件和偏压电路。所述非易失性存储元件中的每一个包括漏区和源区，栅电极以及电荷储存层，所述漏区和源区布置成将形成有沟道的半导体区域夹在中间，所述电荷储存层布置在所述栅电极和所述半导体区域之间。所述非易失性存储元件布置在半导体衬底上，且所述非易失性存储元件和所述衬底之间插入有绝缘层。当电子储存在电荷储存层中时，所述偏压电路使所述栅电极和所述漏区与所述源区中的至少一个之间的电势差减小，从而使储存在非易失性存储元件的沟道中的空穴减少。
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公开(公告)号：CN106558588A
公开(公告)日：2017-04-05
申请号：CN201610686046.2
申请日：2016-08-18
Applicant: 瑞萨电子株式会社
IPC: H01L27/115 , H01L21/8234
CPC classification number: H01L27/11573 , H01L27/11565 , H01L29/42344 , H01L29/7851 , H01L29/792 , H01L2029/7857
Abstract: 本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。
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公开(公告)号：CN116779658A
公开(公告)日：2023-09-19
申请号：CN202310058320.1
申请日：2023-01-19
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及一种半导体器件。半导体器件被设置有包括半导体衬底、铁电层和半导体层的SOI衬底，并且具有在其中形成第一MISFET的第一区域。第一MISFET包括：在第一区域中的半导体衬底；在第一区域中的铁电层；在第一区域中的半导体层；第一栅极绝缘膜，被形成在第一区域中的半导体层上；第一栅极电极，被形成在第一栅极绝缘膜上；第一源极区，位于第一栅极电极的一侧并且被形成在第一区域中的半导体层中；以及第一漏极区，位于第一栅极电极的另一侧并且被形成在第一区域中的半导体层中。
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公开(公告)号：CN106558588B
公开(公告)日：2022-02-22
申请号：CN201610686046.2
申请日：2016-08-18
Applicant: 瑞萨电子株式会社
IPC: H01L27/11585 , H01L21/8239
Abstract: 本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。
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公开(公告)号：CN108461395A
公开(公告)日：2018-08-28
申请号：CN201810194182.9
申请日：2014-01-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/423 , H01L21/336 , H01L29/792
CPC classification number: H01L29/66545 , H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/4234 , H01L29/66833 , H01L29/792
Abstract: 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。
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