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公开(公告)号：CN111293165B
公开(公告)日：2025-02-25
申请号：CN201910897839.2
申请日：2019-09-23
Inventor： 千大焕
Abstract: 本公开提供一种半导体器件，该半导体器件包括：衬底、n‑型层、多个沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。半导体器件可以包括多个单位单元。多个单位单元中的单位单元可以包括：接触部分，在接触部分中，源电极与n+型区域接触；第一分支部分，在平面上设置在接触部分上方；以及第二分支部分，在平面上设置在接触部分下方，多个沟槽彼此间隔开并且在平面上以条带形状设置。
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公开(公告)号：CN115020498A
公开(公告)日：2022-09-06
申请号：CN202110834993.2
申请日：2021-07-23
IPC: H01L29/872 , H01L29/06 , H01L29/45 , H01L29/47 , H01L21/329
Abstract: 一种肖特基势垒二极管，包括：n+型衬底；n‑型外延层，设置在n+型衬底的第一表面上并具有在面对n+型衬底的表面的相对侧开口的沟槽；p型区域，设置在沟槽的侧面上；肖特基电极，设置在n‑型外延层上并位于沟槽内；以及欧姆电极，设置在n+型衬底的第二表面上。
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公开(公告)号：CN110444606A
公开(公告)日：2019-11-12
申请号：CN201811333707.9
申请日：2018-11-09
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及半导体装置及其制造方法。半导体装置可以包括：n型层、p+型区域、p-型区域、第一电极和第二电极，所述n型层设置在衬底的第一表面上；所述p+型区域设置在衬底的第一表面上；所述p-型区域设置在n型层的顶表面上；所述第一电极设置在p+型区域上和p-型区域上；所述第二电极设置在衬底的第二表面上；其中，p+型区域的侧表面和n型层的侧表面接触，并且p+型区域的厚度与n型层的厚度和p-型区域的厚度相同。
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公开(公告)号：CN104752522B
公开(公告)日：2019-04-09
申请号：CN201410484433.9
申请日：2014-09-19
Applicant: 现代自动车株式会社
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及一种肖特基势垒二极管及其制造方法，该肖特基势垒二极管包括：n‑型外延层，布置在n+型碳化硅基板的第一表面上；第一p+区，布置在n‑型外延层上；n型外延层，布置在n‑型外延层和第一p+区上；第二p+区，布置在n型外延层上，并且与第一p+区相接触；肖特基电极，布置在n型外延层和第二p+区上；以及欧姆电极，布置在n+碳化硅基板的第二表面上，其中第一p+区具有栅格形状，其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部，垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部，并且第二部和第三部被定形为类杆状。
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公开(公告)号：CN108010957A
公开(公告)日：2018-05-08
申请号：CN201710102089.6
申请日：2017-02-24
Applicant: 现代自动车株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明的示例性实施例的半导体器件包括：电流施加区；和布置在电流施加区的端部的端接区。所述端接区包括：布置在n+型碳化硅衬底的第一表面上的n-型层；布置在n-型层中的p型端接结构；和布置在p型端接结构上，以致与p型端接结构重叠的下栅极流道。
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Patent Agency Ranking
公开(公告)号：CN104752506A
公开(公告)日：2015-07-01
申请号：CN201410482926.9
申请日：2014-09-19
Applicant: 现代自动车株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/1608 , H01L21/0465 , H01L21/049 , H01L29/1045 , H01L29/36 , H01L29/4236 , H01L29/51 , H01L29/512 , H01L29/66068 , H01L29/66666 , H01L29/7827 , H01L29/78 , H01L29/1033 , H01L29/66477
Abstract: 本发明涉及一种半导体器件，其包括：布置在n+型碳化硅衬底的第一表面上的第一n-型外延层；布置在第一n-型外延层上的p型外延层；布置在p型外延层上的第二n-型外延层；布置在第二n-型外延层上的n+区；穿过第二n-型外延层、p型外延层和n+区并被布置第一n-型外延层上的沟槽；布置在p型外延层上并与该沟槽隔开的p+区；以及位于该沟槽中的栅绝缘层，其中所述沟道被布置在沟槽两侧的第二n-型外延层以及沟槽两侧的p型外延层中。
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公开(公告)号：CN104465339A
公开(公告)日：2015-03-25
申请号：CN201310757104.2
申请日：2013-12-27
Applicant: 现代自动车株式会社
IPC: H01L21/04
CPC classification number: H01L29/66666 , H01L21/02104 , H01L21/0475 , H01L29/1608 , H01L29/41766 , H01L29/66068 , H01L29/7813
Abstract: 本发明提供一种半导体器件的制造方法，包括：在n+型碳化硅衬底的第一表面上顺序地形成n-型外延层、p-型外延层、以及n+区域；在n+区域形成缓冲层；在缓冲层的一部分上形成光敏薄膜图案；利用光敏薄膜图案作为掩模对缓冲层蚀刻以形成缓冲层图案，缓冲层图案布置在光敏薄膜图案下方并露出n+区域的一部分；在n+区域的露出部分和光敏薄膜图案上顺序地形成第一金属层和第二金属层；去除缓冲层图案、光敏薄膜图案、第一金属层的第二部分、以及第二金属层的第二部分；利用第一金属层的第一部分和第二金属层的第一部分作为掩模对n+区域的露出部分蚀刻以形成沟槽，其中沟槽穿过n+区域和p-型外延层，形成在n-型外延层上。
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公开(公告)号：CN109962109B
公开(公告)日：2023-04-28
申请号：CN201810590251.8
申请日：2018-06-08
Inventor： 千大焕
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种半导体器件，该半导体器件包括：n‑型层，设置在衬底的第一表面上；沟槽、n型区和p+型区，设置在n‑型层上；p型区，设置在n型区上；n+型区，设置在p型区上；栅绝缘层，设置在沟槽中；栅电极，设置在栅绝缘层上；源电极，设置在绝缘层、n+型区和p+型区上，该绝缘层设置在栅电极上；以及漏电极，设置在衬底的第二表面上。n型区包括第一部分和第二部分，第一部分与沟槽的侧表面接触并且平行于衬底的上表面延伸，第二部分与第一部分接触、与沟槽的侧表面隔开并且垂直于衬底的上表面延伸。
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公开(公告)号：CN107958936B
公开(公告)日：2022-03-08
申请号：CN201710119656.9
申请日：2017-03-02
Applicant: 现代自动车株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本发明涉及半导体器件以及用于制造半导体器件的方法。一种半导体器件包括n+型碳化硅基板、n‑型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极和沟道。多个沟槽被布置为平面矩阵形状。n+型区域被布置为具有开口的平面网格类型、围绕沟槽中的每一个、并且在平面对角线方向上彼此相邻的沟槽之间与源电极接触。p型区域被布置在平面网格类型的n+型区域的开口中。
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公开(公告)号：CN113871452A
公开(公告)日：2021-12-31
申请号：CN202111138971.9
申请日：2016-11-22
IPC: H01L29/06 , H01L29/16 , H01L29/417 , H01L29/78 , H01L21/336
Abstract: 本发明公开了半导体器件。一种半导体器件，包含：n‑型层，布置在n+型碳化硅衬底的第一表面上；第一沟槽和第二沟槽，形成在n‑型层中并且彼此分离；n+型区，布置在第一沟槽的侧面与第二沟槽的侧面之间并且布置在n‑型层上；栅极绝缘层，布置在第一沟槽内；源极绝缘层，布置在第二沟槽内；栅极，布置在栅极绝缘层上；氧化层，布置在栅极上；源极，布置在氧化层、n+型区、及源极绝缘层上；以及漏极，布置在n+型碳化硅衬底的第二表面上。
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