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公开(公告)号：CN114582951A
公开(公告)日：2022-06-03
申请号：CN202111055745.4
申请日：2021-09-09
Inventor： 周洛龙
IPC: H01L29/06 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本申请涉及半导体设备及其制造方法。根据本公开的一个实施例的半导体设备，包括：导电区域、位于导电区域终止的部分处的末端区域，以及位于导电区域与末端区域之间的连接区域。导电区域包括：n+型衬底；n‑型层，该n‑型层位于n+型衬底的第一表面处；以及p型区域，该p型区域位于n‑型层上，以及栅电极，该栅电极填充穿透p型区域并位于n‑型层中的沟槽的内侧，并且位于导电区域终止的部分处的沟槽的侧壁是倾斜的。
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公开(公告)号：CN115020498A
公开(公告)日：2022-09-06
申请号：CN202110834993.2
申请日：2021-07-23
IPC: H01L29/872 , H01L29/06 , H01L29/45 , H01L29/47 , H01L21/329
Abstract: 一种肖特基势垒二极管，包括：n+型衬底；n‑型外延层，设置在n+型衬底的第一表面上并具有在面对n+型衬底的表面的相对侧开口的沟槽；p型区域，设置在沟槽的侧面上；肖特基电极，设置在n‑型外延层上并位于沟槽内；以及欧姆电极，设置在n+型衬底的第二表面上。
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公开(公告)号：CN111009575A
公开(公告)日：2020-04-14
申请号：CN201811494037.9
申请日：2018-12-07
Inventor： 周洛龙
IPC: H01L29/423 , H01L29/78 , H01L29/808 , H01L21/04 , H01L21/336
Abstract: 本发明公开了半导体器件及其制造方法。根据本发明的示例性实施方式的半导体器件包括：n-型外延层，布置在衬底的第一表面上；p型区，布置在n-型外延层上；n+型区，布置在p型区上；栅极，布置在n-型外延层上；氧化膜，布置在栅极上；源电极，布置在氧化膜和n+型区上；以及漏电极，布置在衬底的第二表面上。栅极包括PN结部分。
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公开(公告)号：CN110444606A
公开(公告)日：2019-11-12
申请号：CN201811333707.9
申请日：2018-11-09
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及半导体装置及其制造方法。半导体装置可以包括：n型层、p+型区域、p-型区域、第一电极和第二电极，所述n型层设置在衬底的第一表面上；所述p+型区域设置在衬底的第一表面上；所述p-型区域设置在n型层的顶表面上；所述第一电极设置在p+型区域上和p-型区域上；所述第二电极设置在衬底的第二表面上；其中，p+型区域的侧表面和n型层的侧表面接触，并且p+型区域的厚度与n型层的厚度和p-型区域的厚度相同。
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公开(公告)号：CN108010957A
公开(公告)日：2018-05-08
申请号：CN201710102089.6
申请日：2017-02-24
Applicant: 现代自动车株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明的示例性实施例的半导体器件包括：电流施加区；和布置在电流施加区的端部的端接区。所述端接区包括：布置在n+型碳化硅衬底的第一表面上的n-型层；布置在n-型层中的p型端接结构；和布置在p型端接结构上，以致与p型端接结构重叠的下栅极流道。
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Patent Agency Ranking
公开(公告)号：CN107958936B
公开(公告)日：2022-03-08
申请号：CN201710119656.9
申请日：2017-03-02
Applicant: 现代自动车株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本发明涉及半导体器件以及用于制造半导体器件的方法。一种半导体器件包括n+型碳化硅基板、n‑型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极和沟道。多个沟槽被布置为平面矩阵形状。n+型区域被布置为具有开口的平面网格类型、围绕沟槽中的每一个、并且在平面对角线方向上彼此相邻的沟槽之间与源电极接触。p型区域被布置在平面网格类型的n+型区域的开口中。
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公开(公告)号：CN113871452A
公开(公告)日：2021-12-31
申请号：CN202111138971.9
申请日：2016-11-22
IPC: H01L29/06 , H01L29/16 , H01L29/417 , H01L29/78 , H01L21/336
Abstract: 本发明公开了半导体器件。一种半导体器件，包含：n‑型层，布置在n+型碳化硅衬底的第一表面上；第一沟槽和第二沟槽，形成在n‑型层中并且彼此分离；n+型区，布置在第一沟槽的侧面与第二沟槽的侧面之间并且布置在n‑型层上；栅极绝缘层，布置在第一沟槽内；源极绝缘层，布置在第二沟槽内；栅极，布置在栅极绝缘层上；氧化层，布置在栅极上；源极，布置在氧化层、n+型区、及源极绝缘层上；以及漏极，布置在n+型碳化硅衬底的第二表面上。
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公开(公告)号：CN111276530A
公开(公告)日：2020-06-12
申请号：CN201910481899.6
申请日：2019-06-04
Inventor： 周洛龙
IPC: H01L29/06 , H01L21/329 , H01L29/872
Abstract: 本公开涉及半导体器件及其制造方法。根据本公开的示例性实施例的半导体器件包括：设置在基底的第一表面中的n-型层；设置在n-型层上的n型层；设置在n型层上的第一电极，以及设置在基底的第二表面中的第二电极，其中，n-型层的能带隙大于n型层的能带隙。
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公开(公告)号：CN108615758A
公开(公告)日：2018-10-02
申请号：CN201710622691.2
申请日：2017-07-27
IPC: H01L29/40 , H01L29/78 , H01L21/336
CPC classification number: H01L29/1608 , H01L29/4236 , H01L29/66015 , H01L29/66068 , H01L29/66712 , H01L29/7802 , H01L29/7813 , H01L29/7827
Abstract: 本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n-型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n-型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n-型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。
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公开(公告)号：CN107579121A
公开(公告)日：2018-01-12
申请号：CN201611149881.9
申请日：2016-12-13
Applicant: 现代自动车株式会社
IPC: H01L29/872 , H01L29/06 , H01L21/329
CPC classification number: H01L29/872 , H01L21/046 , H01L29/0619 , H01L29/0688 , H01L29/0692 , H01L29/0696 , H01L29/08 , H01L29/1608 , H01L29/6606
Abstract: 本公开提供了肖特基势垒二极管及其制造方法。根据本公开示范性实施方式的肖特基势垒二极管包括：设置在n+型碳化硅基底的第一表面上的n-型层；设置在n-型层上的p+型区域和p型区域，p+型区域和p型区域相互分离；设置在n-型层、p+型区域和p型区域上的阳极；以及设置在n+型碳化硅基底的第二表面上的阴极，其中p型区域有多个，在平面上具有六角形形状，并且以矩阵形状设置，以及设置在p+型区域和p型区域之间的n-型层在平面上具有六角形形状而且围绕p型区域。
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