公开(公告)号：CN104934400A

公开(公告)日：2015-09-23

申请号：CN201510099075.4

申请日：2015-03-06

Applicant: 株式会社东芝

Inventor： 西内秀夫 ,  栂嵜隆 ,  田岛尚之

IPC: H01L23/49

CPC classification number: H01L23/49568 ,  H01L21/4803 ,  H01L21/4825 ,  H01L21/4842 ,  H01L23/3121 ,  H01L23/49517 ,  H01L23/49541 ,  H01L23/49551 ,  H01L23/49555 ,  H01L23/49575 ,  H01L23/49582 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/45124 ,  H01L2224/48247 ,  H01L2924/1203 ,  H01L2924/13055 ,  H01L2924/181 ,  H01L2924/00

Abstract: 本发明提供能够谋求小型化、可靠性的提高的半导体装置。根据一个实施方式，第一半导体元件的第一电极连接于第一导电体，第一半导体元件的第二电极连接于第二导电体，第一半导体元件的控制电极连接于第一信号端子。第二半导体元件的第一电极连接于第一导电体，第二半导体元件的第二电极连接于第二导电体。第三半导体元件的第一电极连接于第三导电体，第三半导体元件的第二电极连接于第四导电体，第三半导体元件的控制电极连接于第二信号端子。第四半导体元件的第一电极连接于第三导电体，第四半导体元件的第二电极连接于第四导电体。

公开(公告)号：CN115116840B

公开(公告)日：2025-04-11

申请号：CN202111002368.8

申请日：2021-08-30

Applicant: 株式会社东芝

Inventor： 佐野光雄 ,  小幡进 ,  樋口和人 ,  田岛尚之

IPC: H01L21/306 ,  H01L21/308 ,  H10D1/68 ,  C23C18/16 ,  C23C18/42 ,  C25D5/02 ,  C25D7/12

Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中，不易产生加工不良。实施方式的蚀刻方法包括以下工序：在一个主面具有第1及第2区域的基板上形成第1层，所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口，覆盖上述第2区域的部分为连续膜；通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层；形成第2层，所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖，使上述催化剂层中的与上述边界间隔的部分露出；以及，在上述催化剂层及上述第2层的存在下，用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。

公开(公告)号：CN110943067B

公开(公告)日：2023-12-05

申请号：CN201910221859.8

申请日：2019-03-22

Applicant: 株式会社东芝 ,  铠侠股份有限公司

Inventor： 田岛尚之 ,  下川一生

IPC: H01L23/498 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56

Abstract: 本发明提供半导体装置及其制造方法。半导体装置具备：绝缘层；导电部件，设于所述绝缘层内；芯片，配置于所述绝缘层的第一面上，并连接于所述导电部件；以及电极，经由电阻率比所述导电部件的电阻率高的阻挡层连接于所述导电部件，且至少一部分从所述绝缘层的第二面突出。

公开(公告)号：CN115117028A

公开(公告)日：2022-09-27

申请号：CN202111009468.3

申请日：2021-08-31

Applicant: 株式会社东芝

Inventor： 小幡进 ,  樋口和人 ,  佐野光雄 ,  田岛尚之

IPC: H01L23/64 ,  H01L49/02

Abstract: 一种半导体装置，能够实现包含电容器和电感器的装置的小型化。半导体装置(1)具备：层叠体，包括：导电基板(CS)，具有设置有1个以上的凹部TR的第一主面(S1)和作为其背面的第二主面(S2)，包含半导体材料；导电层(20b)，覆盖所述第一主面(S1)的至少一部分和所述1个以上的凹部(TR)的侧壁及底面；以及电介质层(30)，夹设于所述导电基板(CS)与所述导电层(20b)之间，所述导电基板(CS)中的与所述电介质层(30)邻接的部分及所述导电层(20b)分别是电容器(C)的下部电极及上部电极；绝缘层(60a)，设置在所述电容器(C)上或者所述第二主面(S2)上；以及电感器(L1)，设置在所述绝缘层(60a)上的所述电容器(C)的位置。

公开(公告)号：CN102683269A

公开(公告)日：2012-09-19

申请号：CN201210060302.9

申请日：2012-03-08

Applicant: 株式会社东芝

Inventor： 田岛尚之 ,  东条启

IPC: H01L21/768 ,  H01L21/3205

CPC classification number: H01L23/53238 ,  H01L21/76802 ,  H01L21/7684 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明实施方式所涉及的半导体装置的布线的形成方法，包括以下工序：在基板的主面上，以在形成布线图案的位置设置开口部的方式形成绝缘树脂；在开口部的露出基板的区域即底面和包围底面的区域即侧面和与基板的主面相对置的绝缘树脂的面一侧上，使用金属形成第1布线层；以及通过切削工具进行切削，以露出绝缘树脂和第1布线层，第1布线层形成为，在底面上形成的厚度比在侧面上形成的厚度厚。

公开(公告)号：CN115810541A

公开(公告)日：2023-03-17

申请号：CN202210257185.9

申请日：2022-03-16

Applicant: 株式会社东芝

Inventor： 佐野光雄 ,  小幡进 ,  樋口和人 ,  田岛尚之

IPC: H01L21/306 ,  C09K13/08

Abstract: 本发明的实施方式涉及刻蚀方法。本发明提供能够减少使用了催化剂的刻蚀中的加工问题的刻蚀方法。根据实施方式，提供一种刻蚀方法，其为使刻蚀剂接触于形成包含贵金属的催化剂层且由半导体所形成的表面，对由半导体所形成的表面进行刻蚀的刻蚀方法。刻蚀剂包含氧化剂、腐蚀剂和含N的高分子添加剂。

公开(公告)号：CN115116840A

公开(公告)日：2022-09-27

申请号：CN202111002368.8

申请日：2021-08-30

Applicant: 株式会社东芝

Inventor： 佐野光雄 ,  小幡进 ,  樋口和人 ,  田岛尚之

IPC: H01L21/306 ,  H01L21/308 ,  H01L49/02 ,  C23C18/16 ,  C23C18/42 ,  C25D5/02 ,  C25D7/12

Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中，不易产生加工不良。实施方式的蚀刻方法包括以下工序：在一个主面具有第1及第2区域的基板上形成第1层，所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口，覆盖上述第2区域的部分为连续膜；通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层；形成第2层，所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖，使上述催化剂层中的与上述边界间隔的部分露出；以及，在上述催化剂层及上述第2层的存在下，用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。

公开(公告)号：CN110943067A

公开(公告)日：2020-03-31

申请号：CN201910221859.8

申请日：2019-03-22

Applicant: 株式会社东芝 ,  东芝存储器株式会社

Inventor： 田岛尚之 ,  下川一生

IPC: H01L23/498 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56

Abstract: 本发明提供半导体装置及其制造方法。半导体装置具备：绝缘层；导电部件，设于所述绝缘层内；芯片，配置于所述绝缘层的第一面上，并连接于所述导电部件；以及电极，经由电阻率比所述导电部件的电阻率高的阻挡层连接于所述导电部件，且至少一部分从所述绝缘层的第二面突出。