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公开(公告)号：CN117594465A
公开(公告)日：2024-02-23
申请号：CN202310799045.9
申请日：2023-07-03
Applicant: 富士电机株式会社
Inventor： 齐藤隆
IPC: H01L21/603
Abstract: 本发明的目的在于提供半导体模块的制造方法，能够实现减少接合工序之后的工序中的不良产生和降低制造费用。在半导体模块的制造方法中，将在绝缘基板之上形成有导电图案的绝缘布线基板配置到下侧热板之上，在导电图案之上配置烧结材料，在烧结材料之上配置半导体芯片，在半导体芯片之上配置缓冲材料，在缓冲材料之上配置上侧热板，利用处于与绝缘基板的一部分之间设置有空间的状态的上侧热板，隔着缓冲材料和半导体芯片对烧结材料进行加压及加热，从而进行烧结。
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公开(公告)号：CN105047572A
公开(公告)日：2015-11-11
申请号：CN201510101427.5
申请日：2015-03-09
Applicant: 富士电机株式会社
IPC: H01L21/60
CPC classification number: H01L24/78 , B23K20/004 , B23K20/10 , H01L24/29 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/85 , H01L2224/05599 , H01L2224/29101 , H01L2224/32225 , H01L2224/45015 , H01L2224/45124 , H01L2224/45147 , H01L2224/48227 , H01L2224/4847 , H01L2224/73265 , H01L2224/78252 , H01L2224/78313 , H01L2224/78353 , H01L2224/78611 , H01L2224/789 , H01L2224/85048 , H01L2224/85099 , H01L2224/85181 , H01L2224/85201 , H01L2224/85205 , H01L2224/85207 , H01L2224/85399 , H01L2224/859 , H01L2924/00014 , H01L2924/2076 , H01L2924/20102 , H01L2924/20103 , H01L2924/014 , H01L2924/00 , H01L2924/00015
Abstract: 提供一种能够将直径500μm以上且600μm以下的引线接合到半导体元件上的电极的引线接合装置以及引线接合方法。在本发明的引线接合装置、即通过引线接合来对电极与铝合金制的引线进行电连接的引线接合装置(100)中，具备：引线提供装置(10)，其用于提供直径500μm以上且600μm以下的引线(6)；加热装置(11)，其用于将引线(6)加热到50℃以上且100℃以下；加压装置(12)，其用于在电极(2、7)处对引线(6)进行加压；以及超声波产生装置(13)，其用于对由加压装置(12)加压后的引线(6)施加超声波振动。
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公开(公告)号：CN116830249A
公开(公告)日：2023-09-29
申请号：CN202280012646.4
申请日：2022-06-23
Applicant: 富士电机株式会社
Inventor： 齐藤隆
IPC: H01L21/52
Abstract: 提供一种能够在搭载功率半导体芯片之前使烧结糊剂的表面平坦化且能够实现高密度安装的半导体装置的制造方法。包括以下工序：在导电板(11a)的主面涂布表面设置有突起部(2a)的烧结糊剂(2x)；使烧结糊剂(2x)干燥；通过对烧结糊剂(2x)进行加压来将突起部(2a)压扁，从而使烧结糊剂(2x)的表面平坦化；在导电板(11a)的主面隔着烧结糊剂(2x)搭载半导体芯片；以及通过加热和加压使烧结糊剂(2x)烧结而形成接合层，经由接合层将导电板(11a)与半导体芯片接合。
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公开(公告)号：CN107924889B
公开(公告)日：2021-02-12
申请号：CN201780002986.8
申请日：2017-03-16
Applicant: 富士电机株式会社
Abstract: 本发明能够减少在散热板产生的损伤。在半导体装置(100)中，在散热板(140)的背面的第一接合区(142)形成多个小的凹坑，多个凹坑以部分重合的方式构成。通过对在背面产生了条纹状等的损伤的散热板(140)形成如上所述的多个小的凹坑，并且多个凹坑以部分重合的方式构成，从而能够除去背面的损伤，能够减少损伤。另外，如果在散热板(140)的背面的第一接合区(142)形成如上所述的多个小的凹坑，则该背面的第一接合区(142)的硬度变高。因此，防止对背面的第一接合区(142)由多个凹坑部分重合而构成的散热板(140)的背面产生损伤。
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公开(公告)号：CN107431053B
公开(公告)日：2020-10-13
申请号：CN201680012709.0
申请日：2016-09-12
Applicant: 富士电机株式会社
Abstract: 防止对半导体芯片的损伤而抑制半导体装置的散热性下降。具有：准备散热基座的工序(步骤S101)；对散热基座的背面进行喷丸处理的工序(步骤S102)；利用金属材料对散热基座的正面和背面进行镀覆的镀覆处理工序(步骤S103)；通过加热将进行了喷丸处理的散热基座、隔着焊料配置在散热基座的正面且具有绝缘板和设置在绝缘板的正面的电路板的层叠基板、以及隔着焊料配置在电路板上的半导体芯片进行焊料接合的工序。由此，能够在将半导体芯片、层叠基板、散热基座组装之前，通过喷丸处理对散热基座施加初始翘曲(向下凸起)，因此，不会对半导体芯片、焊料带来损伤。
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Patent Agency Ranking
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公开(公告)号：CN105009295B
公开(公告)日：2017-10-10
申请号：CN201480010591.9
申请日：2014-03-17
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12
CPC classification number: H01L29/1608 , H01L21/045 , H01L21/0485 , H01L21/049 , H01L21/28568 , H01L21/324 , H01L29/0878 , H01L29/1095 , H01L29/401 , H01L29/45 , H01L29/66068 , H01L29/7395 , H01L29/7802
Abstract: 在将n‑外延层(2)堆积在SiC基板(1)的正面上而成的外延基板的正面侧设置有由p基区(3)、p外延层(4)、n++源区(5)、p+接触区(6)、n反转区(7)、栅绝缘膜(8)以及栅极(9)构成的MOS栅结构和正面电极(13)。在正面电极(13)的表面上，在正面电极(13)的表面的10％以上的区域、优选在60％以上且90％以下的区域设置有第一金属膜(21)。这样的SiC‑MOSFET通过在形成背面电极(15)后，在正面电极(13)的表面形成第一金属膜(21)，进行N2气氛下的退火而制成。通过上述工序，在使用了SiC半导体的半导体装置中，能够抑制栅阈值电压的下降。
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公开(公告)号：CN105190858A
公开(公告)日：2015-12-23
申请号：CN201480012154.0
申请日：2014-04-23
Applicant: 富士电机株式会社
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L24/03 , H01L24/29 , H01L24/43 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/85 , H01L2224/04042 , H01L2224/05124 , H01L2224/05541 , H01L2224/05624 , H01L2224/05647 , H01L2224/05655 , H01L2224/29101 , H01L2224/32225 , H01L2224/45015 , H01L2224/45124 , H01L2224/45147 , H01L2224/48091 , H01L2224/48227 , H01L2224/4851 , H01L2224/48724 , H01L2224/48747 , H01L2224/48755 , H01L2224/48824 , H01L2224/48847 , H01L2224/48855 , H01L2224/73265 , H01L2224/85 , H01L2224/85203 , H01L2224/85205 , H01L2924/2064 , H01L2924/00014 , H01L2924/00 , H01L2924/01014 , H01L2924/01029 , H01L2924/01026 , H01L2924/0104 , H01L2924/01204 , H01L2924/013 , H01L2924/00015 , H01L2924/014 , H01L2924/2075 , H01L2924/20751 , H01L2924/20752 , H01L2924/20753 , H01L2924/20754 , H01L2924/20755 , H01L2924/20756 , H01L2924/20757 , H01L2924/20758 , H01L2924/20759 , H01L2924/2076
Abstract: 本发明提供一种通过引线(7)电连接半导体元件与电路层的模块结构的半导体装置，在半导体元件的正面电极(12)的表面形成正面金属膜(14)，在该正面金属膜(14)上通过引线键合而接合有引线(7)。正面金属膜(14)的硬度比正面电极(12)或引线(7)的硬度高。如此，能够提高半导体装置的功率循环能力。
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公开(公告)号：CN105027272A
公开(公告)日：2015-11-04
申请号：CN201480011844.4
申请日：2014-04-23
Applicant: 富士电机株式会社
IPC: H01L21/60 , H01L21/607
Abstract: 本发明的半导体装置为通过键合线(7)将半导体芯片(1)和电路图案(4)电连接的模块结构的半导体装置，在半导体芯片(1)的正面电极的表面形成有正面金属膜，在该正面金属膜通过引线键合而接合有键合线(7)。就半导体芯片(1)而言，在Si基板或SiC基板的正面具有正面电极，在背面具有背面电极。正面金属膜为厚度在例如3μm以上且7μm以下的Ni膜或Ni合金。键合线(7)为通过将引线键合前的结晶粒度控制在例如1μm以上且20μm以下的范围内，从而提高了再结晶温度且使强度得到了提高的Al线。由此，能够提供实现了大电流导通和高温动作的高可靠性的半导体装置。
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公开(公告)号：CN116110857A
公开(公告)日：2023-05-12
申请号：CN202211164332.4
申请日：2022-09-23
Applicant: 富士电机株式会社
Abstract: 本发明实现抑制了覆盖半导体芯片的涂敷件的形成不良的半导体装置。半导体装置具备：绝缘电路基板，其具有导电图案层；烧结部件，其配置在导电图案层上；半导体芯片，其配置在烧结部件上；涂敷件，其覆盖半导体芯片。烧结部件在与导电图案层相反一侧的面具有凹部以及构成其外缘的框部。半导体芯片搭载于凹部，以上表面位于比框部的上端更靠导电图案层侧的位置的方式配置。由此，烧结部件的框部作为使涂敷件留在其内侧的半导体芯片上的堤坝部而起作用，抑制半导体芯片从涂敷件露出。
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