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公开(公告)号：CN119644106A
公开(公告)日：2025-03-18
申请号：CN202411656913.9
申请日：2024-11-19
Applicant: 北京智芯微电子科技有限公司
IPC: G01R31/28
Abstract: 本发明涉及集成电路及芯片技术领域，提供一种器件栅氧退化监测电路及芯片。所述电路的第一支路与第二支路通过电流镜或双极性晶体管相连；第一支路包括MOS电容组，第二支路包括反相器；MOS电容组包括多个并联连接的高压MOS管；每个高压MOS管的栅极相连，每个高压MOS管的源极与漏极短接。本发明克服了现有监测电路仅适用于监测低压SOC芯片、无法监测高压电路及芯片的缺陷，能够支持高压器件及电路的栅氧退化监测，可以内嵌到电源与隔离驱动芯片中，并克服了目前仅对芯片做初始出厂时老化可靠性预测，无法预警高压电源、隔离芯片随着工作时间、实时动态经时老化监测的难题。
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公开(公告)号：CN119628829A
公开(公告)日：2025-03-14
申请号：CN202411654188.1
申请日：2024-11-19
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及信息安全技术领域，具体涉及一种产生真随机数的光外差熵源、制作方法、芯片及系统，所述产生真随机数的光外差熵源包括：沿第一光路设置的第一可调谐激光器，第一光分束器以及第一光电探测器；沿第二光路设置的第二可调谐激光器，第二光分束器以及第二光电探测器；光耦合器；其中，所述第一光分束器将第一可调谐激光器产生的第一光信号分为两路，其中一路导入所述光耦合器中，所述第二可调谐激光器产生的第二光信号导入所述光耦合器中，所述光耦合器输出拍频信号，依次经所述第二光分束器以及第二光电探测器输出。上述技术方案中实现了双激光器的差频信号与自身相位噪声信号的叠加，从而提高了生成随机数的速率。
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公开(公告)号：CN119416727A
公开(公告)日：2025-02-11
申请号：CN202411467829.2
申请日：2024-10-21
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F30/392 , G06T7/13 , G06T5/30 , G06V10/74
Abstract: 本发明提供一种电路设计版图和扫描电镜图像的配准方法及装置，属于半导体技术领域。所述电路设计版图和扫描电镜图像的配准方法包括：获取第一电路设计版图和扫描电镜图像，所述第一电路设计版图包括多个第一图形；对所述第一电路设计版图中的各个第一图形进行图像处理，生成各个第一图形对应的扫描电镜模拟图形，以得到模拟电镜图像；将所述模拟电镜图像与所述扫描电镜图像进行配准，得到匹配结果。扫描电镜模拟扫描图形与扫描电镜图像中扫描图形的形貌接近，从而能够高效、快速、准确地对扫描电镜图像与模拟电镜图像进行匹配，提升匹配效率和准确度。
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公开(公告)号：CN119725324A
公开(公告)日：2025-03-28
申请号：CN202411772651.2
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及半导体制造技术领域，提供一种测试结构、栅极线宽粗糙度测试方法。所述测试结构包括：测试有源区以及位于测试有源区上的测试栅极；所述测试有源区包括测试源极和测试漏极，测试源极和测试漏极分别位于所述测试栅极的两侧；测试栅极具有相对应的栅极设计图形，栅极设计图形沿第一方向延伸，栅极设计图形沿第二方向具有不同的宽度尺寸。本发明的测试结构的栅极设计图形具有不同的宽度尺寸，可以通过对栅极设计图形局部的宽度尺寸进行放缩处理，在保证测试栅极的整体平均线宽一定的前提下，单一变量的调整测试栅极的线宽粗糙度，为栅极的制造工艺提供依据。
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公开(公告)号：CN119693492A
公开(公告)日：2025-03-25
申请号：CN202411574414.5
申请日：2024-11-06
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体制造技术领域，具体涉及一种集成电路合成扫描电镜图生成方法、装置、设备及介质，所述方法包括：通过获取版图参数，并根据版图参数确定测试图像。对测试图像中版图轮廓中的目标转角进行圆角处理，以获取圆角处理图像；对圆角处理图像中版图轮廓进行粗糙度调整，以获取粗糙度调整图像；对粗糙度调整图像添加灰度值强度背景信息，以获取灰度调整图像；对灰度调整图像添加噪声信息，以获取集成电路合成扫描电镜图。上述方案可以从确保得到的集成电路合成扫描电镜图较为逼真，使部分研究项目能够在无需使用CDSEM的前提下，基于集成电路合成扫描电镜图进行分析，从而加快了研究项目的推进速度，降低了研究项目的成本。
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Patent Agency Ranking
公开(公告)号：CN119558006A
公开(公告)日：2025-03-04
申请号：CN202411704439.2
申请日：2024-11-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体技术领域，具体涉及一种场板结构优化方法、装置、设备及介质，所述方法包括：获取初始场板结构优化模型；获取调整前的电学性能评价参数；获取多组调整结构参数；获取调整后电学性能评价参数；若调整后电学性能评价参数属于目标参数范围，则将初始的结构参数作为输入，将对应的调整结构参数作为输出，对初始场板结构优化模型进行训练；获取结构参数以及器件参数；若器件参数与初始的器件参数匹配，则将结构参数输入场板结构优化模型以获取目标结构参数；基于目标结构参数进行优化。该方案可以在不依赖人的经验的前提下，针对场板结构进行优化，以确保优化后的半导体器件的性能能够满足要求，提高了优化效率，降低了优化成本。
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公开(公告)号：CN118731511A
公开(公告)日：2024-10-01
申请号：CN202410747218.7
申请日：2024-06-11
Applicant: 北京智芯微电子科技有限公司 , 国网冀北电力有限公司计量中心 , 国家电网有限公司
Abstract: 本发明涉及芯片电磁兼容领域，提供一种测量通路谐振效应评估方法及装置、电磁干扰测试方法。所述方法包括：对芯片电磁干扰测试的测量结果进行频谱分析，以初步确定引起测量通路谐振效应的谐振频段；对测量系统进行频域测试，根据频域测试结果预测测量系统的测量通路的谐振点；利用仿真软件对测量系统进行测量仿真得到仿真结果，根据仿真结果对引起测量通路谐振效应的谐振频段以及测量通路的谐振点进行验证，以评估测量系统的测量通路谐振效应。本发明通过分析引起测量通路谐振效应的谐振频段和谐振点，通过仿真结果对其进行验证，确定高精度测量的影响因素，指导芯片电磁兼容标准的制定和芯片高可靠设计。
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公开(公告)号：CN118475231B
公开(公告)日：2025-04-04
申请号：CN202410935595.3
申请日：2024-07-12
Applicant: 北京智芯微电子科技有限公司
IPC: H10N97/00 , H01L23/552 , H01L23/58
Abstract: 本申请提供一种隔离电容器件及其制备方法、多通道隔离芯片以及晶圆，属于半导体集成电路技术领域。所述器件包括衬底，以及第一金属层，设置于所述衬底上；介质层，设置于所述第一金属层远离所述衬底的一侧；第二金属层，设置于所述介质层远离所述第一金属层的一侧；且所述第二金属层的中心在衬底上的正投影与第一金属层的中心在衬底上的正投影重合，所述第二金属层的电位高于所述第一金属层的电位；至少两个器件金属环组，所述至少两个器件金属环组在衬底上的正投影与第一金属层之间的间距沿第一金属层到第二金属层方向递增，所述器件金属环组通过金属通孔连接后接地，以形成法拉第笼隔离屏蔽所述隔离电容器件受到的外部干扰。
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公开(公告)号：CN119742248A
公开(公告)日：2025-04-01
申请号：CN202411772571.7
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明涉及半导体技术领域，提供一种晶圆缺陷检测方法及系统。所述方法包括：提供结构程式库，结构程式库中有多组第二结构，每组第二结构包括至少一个第二结构，每一个第二结构对应一扫描程式；判断待检测晶圆的第一结构是否与结构程式库中的某一第二结构对应；在确定第一结构与结构程式库中的某一第二结构对应时，获取该第二结构对应的扫描程式作为第一结构的扫描程式；在确定第一结构与结构程式库中所有的第二结构均不对应时，根据第一结构的对准标记生成第一结构的扫描程式；根据第一结构的扫描程式对第一结构表面的缺陷进行扫描。采用上述方法进行晶圆缺陷检测时，各个站点可以自动衍生检测程式，降低检测时间和成本，提高检测效率。
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公开(公告)号：CN113782528A
公开(公告)日：2021-12-10
申请号：CN202111330860.8
申请日：2021-11-11
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国网江苏省电力有限公司常州供电分公司 , 国家电网有限公司
IPC: H01L27/02 , H01L27/092 , H01L23/552 , H01L21/8238
Abstract: 本发明提供一种半导体器件、集成电路产品以及制造方法，属于半导体器件技术领域。所述半导体器件包括：基体；第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；互连层，具有导电性，与所述第二掺杂区和所述源区有接触。本发明可为半导体器件提供抗电磁干扰能力。
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