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公开(公告)号：CN117317024B
公开(公告)日：2024-03-29
申请号：CN202311589183.0
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请公开了一种高开关特性半导体器件、工艺、芯片及电子设备，属于半导体技术领域。高开关特性半导体器件包括：衬底；导电层，形成于衬底上，导电层包括沿第一方向排布的源区、体区、漂移区和漏区，漂移区内形成有沿第二方向延伸的隧穿区，第二方向与第一方向交叉；栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；栅电极层，形成于栅介质层上。通过在漂移区内设置隧穿区，在器件处于关态时，隧穿区由于势垒较高，载流子无法隧穿，能够有效降低漏电流，节约功耗，隧穿区的隔离作用能够提升耐压特性及抗电磁特性；在器件处于开态时，载流子一部分隧穿导电，一部分绕过隧穿区导电，获得较高的开态电流，具有良好的开关电流比。
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公开(公告)号：CN118297012A
公开(公告)日：2024-07-05
申请号：CN202410727943.8
申请日：2024-06-06
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司 , 国网山西省电力公司电力科学研究院 , 国家电网有限公司
IPC: G06F30/33 , G06F119/04
Abstract: 本发明涉及芯片领域，公开一种老化效应的仿真方法、仿真系统与芯片。所述方法包括：根据Finfet在一时间段内的漏源电压与电流、热电容及热电阻，确定自热引起Finfet的温升；根据温升与未考虑自热的Finfet在该时间段内的工作温度，确定考虑自热的Finfet在该时间段内的实际温度；及根据漏源电压、实际温度及未考虑自热的Finfet在该时间段内的原始阈值电压，确定考虑自热的Finfet的阈值电压，和/或根据漏源电流、实际温度及未考虑自热的Finfet在该时间段内的原始饱和电流，确定考虑自热的Finfet的饱和电流。本发明精确且有效地仿真考虑自热的Finfet的老化量，可提前预判Finfet性能。
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公开(公告)号：CN117293192B
公开(公告)日：2024-02-13
申请号：CN202311589002.4
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/10 , H01L29/06 , H01L21/336
Abstract: 本申请公开了一种多沟道半导体器件、工艺、芯片及电子设备，属于半导体技术领域。多沟道半导体器件包括：衬底；导电层，形成于衬底上，导电层包括沿横向依次排布的源区、体区、漂移区和漏区，漂移区内设有至少一个沿横向延伸的隔离区，以在漂移区内限定出至少两条导电沟道；栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；栅电极层，形成于栅介质层上。通过在漂移区设置隔离区形成多条导电沟道，载流子分为多个路径，单条路径下的载流子数目减少，在漏端电场作用下，漏端碰撞电离出的电子空穴对数目减少，热载流子注入效应得到抑制，器件可靠性提升；同时多个导电通道有助于获得更低的导通电阻，隔离区也可以提高器件的耐压能力。
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公开(公告)号：CN117293192A
公开(公告)日：2023-12-26
申请号：CN202311589002.4
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/10 , H01L29/06 , H01L21/336
Abstract: 本申请公开了一种多沟道半导体器件、工艺、芯片及电子设备，属于半导体技术领域。多沟道半导体器件包括：衬底；导电层，形成于衬底上，导电层包括沿横向依次排布的源区、体区、漂移区和漏区，漂移区内设有至少一个沿横向延伸的隔离区，以在漂移区内限定出至少两条导电沟道；栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；栅电极层，形成于栅介质层上。通过在漂移区设置隔离区形成多条导电沟道，载流子分为多个路径，单条路径下的载流子数目减少，在漏端电场作用下，漏端碰撞电离出的电子空穴对数目减少，热载流子注入效应得到抑制，器件可靠性提升；同时多个导电通道有助于获得更低的导通电阻，隔离区也可以提高器件的耐压能力。
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Patent Agency Ranking
公开(公告)号：CN118475231B
公开(公告)日：2025-04-04
申请号：CN202410935595.3
申请日：2024-07-12
Applicant: 北京智芯微电子科技有限公司
IPC: H10N97/00 , H01L23/552 , H01L23/58
Abstract: 本申请提供一种隔离电容器件及其制备方法、多通道隔离芯片以及晶圆，属于半导体集成电路技术领域。所述器件包括衬底，以及第一金属层，设置于所述衬底上；介质层，设置于所述第一金属层远离所述衬底的一侧；第二金属层，设置于所述介质层远离所述第一金属层的一侧；且所述第二金属层的中心在衬底上的正投影与第一金属层的中心在衬底上的正投影重合，所述第二金属层的电位高于所述第一金属层的电位；至少两个器件金属环组，所述至少两个器件金属环组在衬底上的正投影与第一金属层之间的间距沿第一金属层到第二金属层方向递增，所述器件金属环组通过金属通孔连接后接地，以形成法拉第笼隔离屏蔽所述隔离电容器件受到的外部干扰。
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公开(公告)号：CN118475231A
公开(公告)日：2024-08-09
申请号：CN202410935595.3
申请日：2024-07-12
Applicant: 北京智芯微电子科技有限公司
IPC: H10N97/00 , H01L23/552 , H01L23/58
Abstract: 本申请提供一种隔离电容器件及其制备方法、多通道隔离芯片以及晶圆，属于半导体集成电路技术领域。所述器件包括衬底，以及第一金属层，设置于所述衬底上；介质层，设置于所述第一金属层远离所述衬底的一侧；第二金属层，设置于所述介质层远离所述第一金属层的一侧；且所述第二金属层的中心在衬底上的正投影与第一金属层的中心在衬底上的正投影重合，所述第二金属层的电位高于所述第一金属层的电位；至少两个器件金属环组，所述至少两个器件金属环组在衬底上的正投影与第一金属层之间的间距沿第一金属层到第二金属层方向递增，所述器件金属环组通过金属通孔连接后接地，以形成法拉第笼隔离屏蔽所述隔离电容器件受到的外部干扰。
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公开(公告)号：CN117317023B
公开(公告)日：2024-03-29
申请号：CN202311570050.9
申请日：2023-11-23
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336 , H01L27/02
Abstract: 本申请公开了一种抗辐射半导体器件、工艺、电路、芯片及电子设备，属于半导体技术领域。抗辐射半导体器件包括：衬底；底栅层，形成于衬底上；底栅介质层，形成于衬底和底栅层上；外延层，形成于底栅介质层上，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，体区位于底栅层上方；隔离层，形成于外延层上。抗辐射半导体器件中的栅结构包括底栅层，在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定。
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公开(公告)号：CN117317024A
公开(公告)日：2023-12-29
申请号：CN202311589183.0
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请公开了一种高开关特性半导体器件、工艺、芯片及电子设备，属于半导体技术领域。高开关特性半导体器件包括：衬底；导电层，形成于衬底上，导电层包括沿第一方向排布的源区、体区、漂移区和漏区，漂移区内形成有沿第二方向延伸的隧穿区，第二方向与第一方向交叉；栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；栅电极层，形成于栅介质层上。通过在漂移区内设置隧穿区，在器件处于关态时，隧穿区由于势垒较高，载流子无法隧穿，能够有效降低漏电流，节约功耗，隧穿区的隔离作用能够提升耐压特性及抗电磁特性；在器件处于开态时，载流子一部分隧穿导电，一部分绕过隧穿区导电，获得较高的开态电流，具有良好的开关电流比。
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公开(公告)号：CN117317023A
公开(公告)日：2023-12-29
申请号：CN202311570050.9
申请日：2023-11-23
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336 , H01L27/02
Abstract: 本申请公开了一种抗辐射半导体器件、工艺、电路、芯片及电子设备，属于半导体技术领域。抗辐射半导体器件包括：衬底；底栅层，形成于衬底上；底栅介质层，形成于衬底和底栅层上；外延层，形成于底栅介质层上，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，体区位于底栅层上方；隔离层，形成于外延层上。抗辐射半导体器件中的栅结构包括底栅层，在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定。
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