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公开(公告)号：CN102810523B
公开(公告)日：2016-07-06
申请号：CN201210172592.6
申请日：2012-05-30
Applicant: 三菱电机株式会社
IPC: H01L23/48
CPC classification number: H01L24/48 , H01L24/05 , H01L2224/02166 , H01L2224/04042 , H01L2224/05124 , H01L2224/48 , H01L2924/00014 , H01L2924/351 , H01L2924/00 , H01L2224/45099
Abstract: 本发明的目的在于提供一种半导体装置，能够防止紧邻金属膜的端部下方的表面电极由于金属膜的端部的应力而受到损伤。本发明的半导体装置的特征在于，具备：衬底（24）；表面电极（26），在该衬底（24）之上用包含铝的材料形成；金属膜（28），在该表面电极（26）之上用能够进行焊接的材料形成；端部固定膜（30），该表面电极（26）之上的部分和与该金属膜（28）的端部重叠的重叠部分（30a）一体地形成，固定该金属膜（28）的端部。
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公开(公告)号：CN102810523A
公开(公告)日：2012-12-05
申请号：CN201210172592.6
申请日：2012-05-30
Applicant: 三菱电机株式会社
IPC: H01L23/48
CPC classification number: H01L24/48 , H01L24/05 , H01L2224/02166 , H01L2224/04042 , H01L2224/05124 , H01L2224/48 , H01L2924/00014 , H01L2924/351 , H01L2924/00 , H01L2224/45099
Abstract: 本发明的目的在于提供一种半导体装置，能够防止紧邻金属膜的端部下方的表面电极由于金属膜的端部的应力而受到损伤。本发明的半导体装置的特征在于，具备：衬底（24）；表面电极（26），在该衬底（24）之上用包含铝的材料形成；金属膜（28），在该表面电极（26）之上用能够进行焊接的材料形成；端部固定膜（30），该表面电极（26）之上的部分和与该金属膜（28）的端部重叠的重叠部分（30a）一体地形成，固定该金属膜（28）的端部。
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公开(公告)号：CN102005474A
公开(公告)日：2011-04-06
申请号：CN201010265007.8
申请日：2010-08-26
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/41 , H01L21/60 , H01L23/528 , H01L21/28 , H01L21/768
CPC classification number: H01L29/7395 , H01L23/4824 , H01L24/05 , H01L29/0619 , H01L29/0696 , H01L29/0834 , H01L29/41725 , H01L29/66325 , H01L2924/1305 , H01L2924/13055 , H01L2924/181 , H01L2924/00
Abstract: 本发明涉及半导体装置及其制造方法。在n型Si衬底(10)上形成有多个IGBT单元(24)。各个IGBT单元(24)具有栅极电极(46)和第一发射极电极(54)。下层栅极布线(14)在n型Si衬底(10)上形成，连接于栅极电极(46)。层间绝缘膜(66)覆盖第一发射极电极(54)及下层栅极布线(14)。第二发射极电极(20)在层间绝缘膜(66)上形成，经由层间绝缘膜(66)的开口连接于第一发射极电极(54)。第二发射极电极(20)隔着层间绝缘膜(66)在下层栅极布线(14)的上方延伸。
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公开(公告)号：CN101246900A
公开(公告)日：2008-08-20
申请号：CN200710161306.5
申请日：2007-09-28
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L21/331
CPC classification number: H01L29/7397 , H01L29/0834 , H01L29/1095 , H01L29/66348
Abstract: 本发明涉及半导体器件及其制造方法。载流子存储层(3)位于自N衬底(1)的表面预定深度的区域中，基区(2)位于浅于该预定深度的区域中，和发射区(4)位于N衬底的表面中。载流子存储层(3)通过注入磷以在预定深度处具有最大杂质浓度来形成，基区(2)通过注入硼以在浅于该预定深度的位置处具有最大杂质浓度来形成，和发射区(4)通过注入砷以在N衬底的表面处具有最大杂质浓度来形成。形成开口(1a)以延伸通过发射区(4)、基区(2)和载流子存储层(3)。在开口(1a)的内壁上，形成栅电极(8)且其间具有栅极绝缘膜(7)。
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公开(公告)号：CN106298881B
公开(公告)日：2019-10-25
申请号：CN201610096571.9
申请日：2016-02-22
Applicant: 三菱电机株式会社
Abstract: 提供一种抑制了在半导体层产生与热应力相伴的裂纹的半导体装置。发射极电极(120)具有第1电极层(121)、第2电极层(122)以及第3电极层(123)。第1～3电极层(121～123)依次层叠在发射极层(106)之上。在第3电极层(123)还层叠有焊料层(130)。第1电极层(121)在半导体芯片(102)的表面覆盖发射极层(106)以及栅极氧化膜(109)。形成第1电极层(121)的第1导电性材料以AlSi为主要成分。构成第2电极层(122)的第2导电性材料具有与第1导电性材料不同的线膨胀系数，且与第1导电性材料相比机械强度较低。构成第3电极层(123)的第3导电性材料具有与第1导电性材料不同的线膨胀系数，且焊料浸润性与第1电极层(121)相比较高。
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Patent Agency Ranking
公开(公告)号：CN106298881A
公开(公告)日：2017-01-04
申请号：CN201610096571.9
申请日：2016-02-22
Applicant: 三菱电机株式会社
Abstract: 提供一种抑制了在半导体层产生与热应力相伴的裂纹的半导体装置。发射极电极(120)具有第1电极层(121)、第2电极层(122)以及第3电极层(123)。第1～3电极层(121～123)依次层叠在发射极层(106)之上。在第3电极层(123)还层叠有焊料层(130)。第1电极层(121)在半导体芯片(102)的表面覆盖发射极层(106)以及栅极氧化膜(109)。形成第1电极层(121)的第1导电性材料以AlSi为主要成分。构成第2电极层(122)的第2导电性材料具有与第1导电性材料不同的线膨胀系数，且与第1导电性材料相比机械强度较低。构成第3电极层(123)的第3导电性材料具有与第1导电性材料不同的线膨胀系数，且焊料浸润性与第1电极层(121)相比较高。
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公开(公告)号：CN100585858C
公开(公告)日：2010-01-27
申请号：CN200710102972.1
申请日：2007-04-27
Applicant: 三菱电机株式会社
IPC: H01L27/06 , H01L21/822
CPC classification number: H01L29/861 , H01L29/0619 , H01L29/0834 , H01L29/404 , H01L29/66348 , H01L29/7397 , H01L2924/0002 , H01L2924/00
Abstract: 第2杂质区(12)在第1主面(41)上由第1杂质区(11)围住。第1主面(41)的第3杂质区(13)与第1杂质区(11)之间夹着第2杂质区(12)。第2主面(42)的第4(14)及第5杂质区(15)与第2杂质区(12)之间夹着第1杂质区(11)。控制电极层(23)隔着绝缘膜(33)与第2杂质区(12)相对。与第1主面(41)的形成有第1杂质区(11)的部分正对的第2主面(42)的部分，将第4杂质区(14)和第5杂质区(15)的形成区域围住，是浓度为第1杂质区(11)的杂质浓度以下的第1导电型的区域及第2导电型的区域的任一区域。从而，能够在绝缘栅双极晶体管与续流二极管一体化的半导体装置中抑制续流二极管的恢复击穿。
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公开(公告)号：CN101165897A
公开(公告)日：2008-04-23
申请号：CN200710102972.1
申请日：2007-04-27
Applicant: 三菱电机株式会社
IPC: H01L27/06 , H01L21/822
CPC classification number: H01L29/861 , H01L29/0619 , H01L29/0834 , H01L29/404 , H01L29/66348 , H01L29/7397 , H01L2924/0002 , H01L2924/00
Abstract: 第2杂质区(12)在第1主面(41)上由第1杂质区(11)围住。第1主面(41)的第3杂质区(13)与第1杂质区(11)之间夹着第2杂质区(12)。第2主面(42)的第4(14)及第5杂质区(15)与第2杂质区(12)之间夹着第1杂质区(11)。控制电极层(23)隔着绝缘膜(33)与第2杂质区(12)相对。与第1主面(41)的形成有第1杂质区(11)的部分正对的第2主面(42)的部分，将第4杂质区(14)和第5杂质区(15)的形成区域围住，是浓度为第1杂质区(11)的杂质浓度以下的第1导电型的区域及第2导电型的区域的任一区域。从而，能够在绝缘栅双极晶体管与续流二极管一体化的半导体装置中抑制续流二极管的恢复击穿。
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公开(公告)号：CN114930546A
公开(公告)日：2022-08-19
申请号：CN202080092316.1
申请日：2020-01-14
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/872
Abstract: 本发明涉及的肖特基势垒二极管具有：n型的半导体基板；至少1个p型的保护环，其设置于半导体基板的上表面侧；阳极电极，其设置于半导体基板的上表面；阴极电极，其设置于半导体基板的背面；以及绝缘膜，其设置于至少1个保护环中的最内侧的内侧保护环之上，阳极电极搭至绝缘膜之上，阳极电极的端部设置于内侧保护环的正上方，阳极电极与内侧保护环分离地设置，绝缘膜的厚度大于或等于1.0μm。
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公开(公告)号：CN107924940B
公开(公告)日：2021-02-05
申请号：CN201580082520.4
申请日：2015-08-19
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/78
Abstract: 第三伪沟槽(11)在衬底端部的伪单元区域与第一以及第二伪沟槽(9、10)正交。层间绝缘膜(13)使由第一以及第二伪沟槽(9、10)夹持的衬底中央部的伪单元区域的p型扩散层(3、4)与发射极电极(14)绝缘。第三伪沟槽(11)将衬底中央部的伪单元区域的p型扩散层(3、4)、和与发射极电极(14)连接的衬底端部的伪单元区域的p型扩散层(3、4、15)分离。p型阱层(15)在衬底端部设置为比第三伪沟槽(11)深。第三伪沟槽(11)与p型阱层(15)相比设置于衬底中央侧。
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