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Patent Agency Ranking
公开(公告)号：CN115701863A
公开(公告)日：2023-02-14
申请号：CN202210566242.1
申请日：2022-05-23
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/398 , G06F30/27 , G06N20/00 , H01L27/02
Abstract: 公开了一种电子设备的操作方法，该操作方法包括：接收用于制造半导体器件的设计布局；通过执行基于机器学习的工艺邻近校正(PPC)来生成第一布局；通过执行光学邻近校正(OPC)来生成第二布局；以及输出第二布局以用于半导体工艺。生成第一布局包括：通过对设计布局执行基于机器学习的工艺邻近校正模块来生成第一清洁后检查(ACI)布局；通过基于第一清洁后检查布局与设计布局之间的差异调整设计布局并且对调整后的布局执行工艺邻近校正模块来生成第二清洁后检查布局；以及当第二清洁后检查布局与设计布局之间的差异小于或等于阈值时，输出调整后的布局作为第一布局。
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公开(公告)号：CN116581042A
公开(公告)日：2023-08-11
申请号：CN202211672593.7
申请日：2022-12-26
Applicant: 三星电子株式会社
IPC: H01L21/66
Abstract: 提供了间距游走检查方法和制造半导体装置的方法。间距游走检查方法包括：获得通过多重图案化技术(MPT)形成的线和间隔(L/S)图案的扫描电子显微镜(SEM)图像，其中L/S图案包括交替地布置的多条线和间隔；检测SEM图像中的L/S图案的主间距；基于MPT将主间距的曲线图划分为分量间距的曲线图；对每个分量间距的曲线图执行快速傅里叶变换(FFT)；将每个分量间距的曲线图的FFT的相位曲线图和强度曲线图彼此相乘，并且获得经补偿的FFT相位曲线图；以及通过获得经补偿的FFT相位曲线图的相位峰值之间的差来计算L/S图案的间距游走。
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公开(公告)号：CN116339069A
公开(公告)日：2023-06-27
申请号：CN202211615540.1
申请日：2022-12-15
Applicant: 三星电子株式会社
Abstract: 一种校正图案布图错误的方法，包括：设计目标图案的布图；检查目标图案的布图与基于目标图案的布图制造的光掩模中的真实图案的布图之间的错误；生成分别在目标图案的布图的轮廓中的多个点处的EPE向量；计算每个生成的EPE向量分别在水平和垂直方向上的水平和垂直元素；基于所计算的EPE向量的水平和垂直元素，计算目标图案的布图在每个方向的偏移代表值；以及基于偏移代表值校正目标图案的布图。
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公开(公告)号：CN114068552A
公开(公告)日：2022-02-18
申请号：CN202110749363.5
申请日：2021-07-02
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 半导体器件可以包括基板，该基板包括单元区域以及核心/外围区域。多个位线结构可以在基板的单元区域中。栅极结构可以在基板的核心/外围区域中。下接触插塞和上接触插塞可以在位线结构之间。下接触插塞和上接触插塞可以在竖直方向上堆叠。着陆焊盘图案可以接触上接触插塞的上侧壁。着陆焊盘图案可以在上接触插塞的上部与位线结构中的一个的上部之间。着陆焊盘图案的上表面可以高于位线结构中的每个的上表面。外围接触插塞可以在基板的核心/外围区域中。布线可以电连接到外围接触插塞的上表面。
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公开(公告)号：CN114063381A
公开(公告)日：2022-02-18
申请号：CN202110724790.8
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: G03F1/36 , G03F1/76 , G03F1/80 , H01L21/027
Abstract: 本公开提供制造掩模的方法以及制造半导体器件的方法。一种制造掩模的方法可以包括：识别形成在基板上的最终图案中的误差图案；基于该误差图案校正第一目标图案；基于校正后的第一目标图案将第一掩模布局分割为多个第一段；以及通过偏移所述多个段当中的对应于第一最终目标的多个第一目标段来校正第一掩模布局。第一掩模布局可以包括第一延伸图案、设置为Z字形的最终目标以及对应于误差图案的第一最终目标，所述多个第一段中的每个可以对应于最终目标中的一个。
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