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公开(公告)号：CN118522330A
公开(公告)日：2024-08-20
申请号：CN202410180407.0
申请日：2024-02-18
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置和非易失性存储器装置的操作方法，非易失性存储器装置包括多个单元串，多个单元串中的每个单元串包括连接在位线和共源极线之间的多个存储器单元以及穿透在垂直于衬底的方向上堆叠的多条字线的竖直孔，操作方法包括：向多条字线施加字线电压；将多条字线分类到多个区域，多个区域中的每个区域包括字线中的至少一条；以及通过在恢复多个区域中的其它区域中的字线的电压之前恢复多个区域当中的中心区域中布置的字线的电压来恢复多条字线的电压。
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公开(公告)号：CN118591186A
公开(公告)日：2024-09-03
申请号：CN202410185545.8
申请日：2024-02-19
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件以及包括半导体器件的数据存储系统。所述半导体器件包括：第一半导体结构，其包括基板、位于所述基板上的电路器件、和位于所述电路器件上的电路互连线；以及第二半导体结构，其位于所述第一半导体结构上并且具有第一区域和第二区域，其中，所述第二半导体结构包括：板层；栅电极；第一沟道结构，其位于所述第一区域中；第二沟道结构，其位于所述第一区域中；以及接触插塞，其位于所述第二区域中，所述栅电极包括在所述第一区域中在所述垂直方向上具有第一厚度的第一栅电极以及在所述第一区域中在所述垂直方向上具有大于所述第一厚度的第二厚度的第二栅电极，并且所述第二栅电极公共地连接到所述接触插塞中的一个接触插塞。
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公开(公告)号：CN114155899A
公开(公告)日：2022-03-08
申请号：CN202110957396.9
申请日：2021-08-19
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动器，被配置为向所述公共源极线提供公共源极线电压；页缓冲器单元，被配置为向多条位线中的至少一条提供位线电压；控制逻辑电路，被配置为调整公共源极线电压和位线电压；以及通道初始化电路，其中所述通道初始化电路针对初始化脉冲来设置公共源极线电压和位线电压，并且所述通道初始化电路在多个读区段之间施加初始化脉冲，其中，在多个读区段中，向多条字线中的至少两条施加读电压。
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公开(公告)号：CN106531744A
公开(公告)日：2017-03-22
申请号：CN201610809546.0
申请日：2016-09-08
Applicant: 三星电子株式会社
IPC: H01L27/11582
CPC classification number: H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件，包括：交替并重复地堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向上延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案接触沟道图案的底部边缘和半导体图案的上表面。
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公开(公告)号：CN111816660B
公开(公告)日：2025-01-24
申请号：CN202010272722.8
申请日：2020-04-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。
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Patent Agency Ranking
公开(公告)号：CN111725219A
公开(公告)日：2020-09-29
申请号：CN202010169393.4
申请日：2020-03-12
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578
Abstract: 一种半导体存储器件包括：堆叠结构，包括交替地堆叠在基板上的电极和绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构包括半导体图案和在半导体图案与电极之间的垂直绝缘层。垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层具有在半导体图案和每个电极之间的单元区域以及在半导体图案和每个绝缘层之间的单元分隔区域。单元区域的电荷存储层的一部分与隧道绝缘层物理接触。填充绝缘层在半导体图案和单元区域的电荷存储层的其余部分之间。
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公开(公告)号：CN106531744B
公开(公告)日：2021-12-28
申请号：CN201610809546.0
申请日：2016-09-08
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 一种半导体器件，包括：交替并重复地堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向上延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案接触沟道图案的底部边缘和半导体图案的上表面。
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公开(公告)号：CN111816660A
公开(公告)日：2020-10-23
申请号：CN202010272722.8
申请日：2020-04-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。
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公开(公告)号：CN111081711B
公开(公告)日：2025-04-04
申请号：CN201911005796.9
申请日：2019-10-22
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 提供了一种可靠性得到改善的非易失性存储器装置。该非易失性存储器装置包括：模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；半导体图案，其穿透模制结构，连接到衬底，并在第一方向上延伸；第一电荷存储膜，其在第一方向上延伸，并位于第一绝缘图案与第二绝缘图案之间以及第一栅电极与半导体图案之间；以及阻挡绝缘膜，其位于第一栅电极和第一电荷存储膜之间，其中，第一电荷存储膜在第一方向上延伸的第一长度比阻挡绝缘膜在第一方向上延伸的第二长度长。
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公开(公告)号：CN118016130A
公开(公告)日：2024-05-10
申请号：CN202310944018.6
申请日：2023-07-28
Applicant: 三星电子株式会社
Abstract: 提供了存储器装置和存储器装置的操作方法。所述存储器装置包括存储器单元阵列、电压生成器和控制逻辑，存储器单元阵列包括多个存储器单元，电压生成器被配置为生成在数据写入操作期间施加到所述多个存储器单元的编程电压和验证电压，控制逻辑被配置为：在数据写入操作期间控制多个编程循环，以将所述多个存储器单元编程到多个编程状态，并且被配置为确定在所述多个编程循环中编程是通过还是失败，其中，控制逻辑控制所述多个编程循环，以在所述多个编程循环中的至少一个编程循环中通过使用用于验证第n编程状态的验证条件来验证将被编程到第n+1编程状态的一个或多个第n+1存储器单元(n是大于或等于1的整数)。
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