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    METHOD FOR IMPLEMENTING 32 BIT COMPLEX MULTIPLICATION BY USING 16-BIT COMPLEX MULTIPLIERS
    6.
    发明申请
    METHOD FOR IMPLEMENTING 32 BIT COMPLEX MULTIPLICATION BY USING 16-BIT COMPLEX MULTIPLIERS 有权
    通过使用16位复合乘法器实现32位复合乘法的方法

    公开(公告)号：US20130046804A1

    公开(公告)日：2013-02-21

    申请号：US13211480

    申请日：2011-08-17

    申请人： Eran Ovadia Mershain ,  Eran Goldstein

    发明人： Eran Ovadia Mershain ,  Eran Goldstein

    IPC分类号： G06F17/10

    CPC分类号： G06F7/4812 ,  G06F7/5324

    摘要： An apparatus including a first circuit and a second circuit. The first circuit may be configured to receive a first 2N-bit complex number and a second 2N-bit complex number, each having a first format, and to reformat the first and the second 2N-bit complex numbers to a second format such that a lower portion of each real and imaginary part of each 2N-bit complex number is positive. The second circuit may be configured to multiply the first and the second 2N-bit complex numbers using at least one N-bit signed complex multiplier, where N is an integer.

    摘要翻译： 一种包括第一电路和第二电路的装置。 第一电路可以被配置为接收第一2N位复数和第二2N位复数，每个具有第一格式，并且将第一和第二2N位复数重新格式化为第二格式，使得 每个2N位复数的每个实部和虚部的下部是正的。 第二电路可以被配置为使用至少一个N位有符号复数乘法器来乘以第一和第二2N位复数，其中N是整数。

    Data processing apparatus and method for performing rearrangement operations
    9.
    发明申请
    Data processing apparatus and method for performing rearrangement operations 有权
    用于执行重排操作的数据处理装置和方法

    公开(公告)号：US20100106944A1

    公开(公告)日：2010-04-29

    申请号：US12588412

    申请日：2009-10-14

    申请人： Dominic Hugo Symes ,  Simon Andrew Ford

    发明人： Dominic Hugo Symes ,  Simon Andrew Ford

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30021 ,  G06F7/4812 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/30138 ,  G06F9/3016 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/345 ,  G06F9/382 ,  G06F9/3832 ,  G06F9/3873 ,  G06F9/3887 ,  G06F2207/3828

    摘要： A data processing apparatus and method are provided for performing rearrangement operations. The data processing apparatus has a register data store with a plurality of registers, each register storing a plurality of data elements. Processing circuitry is responsive to control signals to perform processing operations on the data elements. An instruction decoder is responsive to at least one but no more than N rearrangement instructions, where N is an odd plural number, to generate control signals to control the processing circuitry to perform a rearrangement process at least equivalent to: obtaining as source data elements the data elements stored in N registers of said register data store as identified by the at least one re-arrangement instruction; performing a rearrangement operation to rearrange the source data elements between a regular N-way interleaved order and a de-interleaved order in order to produce a sequence of result data elements; and outputting the sequence of result data elements for storing in the register data store. This provides a particularly efficient technique for performing N-way interleave and de-interleave operations, where N is an odd number, resulting in high performance, low energy consumption, and reduced register use when compared with known prior art techniques.

    摘要翻译： 提供了一种执行重排操作的数据处理装置和方法。 数据处理装置具有具有多个寄存器的寄存器数据存储器，每个寄存器存储多个数据元素。 处理电路响应于控制信号来对数据元素执行处理操作。 指令解码器响应于至少一个但不超过N个重排指令，其中N是奇数复数，以产生控制信号，以控制处理电路执行至少等同于：作为源数据元素的重新排列过程 存储在由所述至少一个重新布置指令识别的所述寄存器数据存储器的N个寄存器中的数据元素; 执行重排操作以在常规N路交错顺序和解交织顺序之间重新排列源数据元素，以便产生结果数据元素的序列; 并输出用于存储在寄存器数据存储器中的结果数据元素的序列。 这提供了一种特别有效的技术，用于执行N路交错和解交织操作，其中N是奇数，导致高性能，低能量消耗和降低的寄存器使用，与已知的现有技术相比。