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    Systems and methods for reduced format non-binary decoding
    1.
    发明授权
    Systems and methods for reduced format non-binary decoding 有权
    缩减格式非二进制解码的系统和方法

    公开(公告)号：US08499231B2

    公开(公告)日：2013-07-30

    申请号：US13167771

    申请日：2011-06-24

    申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    IPC分类号： G06F11/00 ,  H03M13/00

    CPC分类号： H03M13/1171 ,  H03M13/27 ,  H03M13/3723 ,  H03M13/612

    摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detecting circuit having: a first vector translation circuit, a second vector translation circuit, and a data detector core circuit. The data detecting circuit is operable to receive an input data set and at least one input vector in a first format. The at least one input vector corresponds to a portion of the input data set. The first vector translation circuit is operable to translate the at least one vector to a second format. The data detector core circuit is operable to apply a data detection algorithm to the input data set and the at least one vector in the second format to yield a detected output. The second vector translation circuit operable to translate a derivative of the detected output to the first format to yield an output vector.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括具有第一向量转换电路，第二向量转换电路和数据检测器核心电路的数据检测电路。 数据检测电路可操作以接收第一格式的输入数据集和至少一个输入向量。 至少一个输入向量对应于输入数据集的一部分。 第一向量翻译电路可操作以将至少一个向量转换为第二格式。 数据检测器核心电路可操作以将数据检测算法应用于输入数据集和第二格式的至少一个向量以产生检测到的输出。 第二向量转换电路可操作以将检测到的输出的导数转换为第一格式以产生输出向量。

    Systems and methods for non-binary decoding
    3.
    发明授权
    Systems and methods for non-binary decoding 有权
    用于非二进制解码的系统和方法

    公开(公告)号：US08560929B2

    公开(公告)日：2013-10-15

    申请号：US13167764

    申请日：2011-06-24

    申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    IPC分类号： H03M13/00

    CPC分类号： H04L1/0047 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/255

    摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。 数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。 第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。 来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。 第二符号约束布置电路可操作以接收第二输入数据集并且根据第二布置算法重排第二数据输入以产生解码数据集。 用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

    Systems and Methods for Non-Binary Decoding
    4.
    发明申请
    Systems and Methods for Non-Binary Decoding 有权
    非二进制解码的系统和方法

    公开(公告)号：US20120331370A1

    公开(公告)日：2012-12-27

    申请号：US13167764

    申请日：2011-06-24

    申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    IPC分类号： G06F11/08

    CPC分类号： H04L1/0047 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/255

    摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。 数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。 第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。 来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。 第二符号约束排列电路可操作以接收第二输入数据集并且根据第二布置算法重新布置第二数据输入以产生解码的数据集。 用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

    Systems and Methods for Reduced Format Non-Binary Decoding
    5.
    发明申请
    Systems and Methods for Reduced Format Non-Binary Decoding 有权
    减少格式非二进制解码的系统和方法

    公开(公告)号：US20120331363A1

    公开(公告)日：2012-12-27

    申请号：US13167771

    申请日：2011-06-24

    申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

    IPC分类号： G06F11/07

    CPC分类号： H03M13/1171 ,  H03M13/27 ,  H03M13/3723 ,  H03M13/612

    摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detecting circuit having: a first vector translation circuit, a second vector translation circuit, and a data detector core circuit. The data detecting circuit is operable to receive an input data set and at least one input vector in a first format. The at least one input vector corresponds to a portion of the input data set. The first vector translation circuit is operable to translate the at least one vector to a second format. The data detector core circuit is operable to apply a data detection algorithm to the input data set and the at least one vector in the second format to yield a detected output. The second vector translation circuit operable to translate a derivative of the detected output to the first format to yield an output vector.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括具有第一向量转换电路，第二向量转换电路和数据检测器核心电路的数据检测电路。 数据检测电路可操作以接收第一格式的输入数据集和至少一个输入向量。 至少一个输入向量对应于输入数据集的一部分。 第一向量翻译电路可操作以将至少一个向量转换为第二格式。 数据检测器核心电路可操作以将数据检测算法应用于输入数据集和第二格式的至少一个向量以产生检测到的输出。 第二向量转换电路可操作以将检测到的输出的导数转换为第一格式以产生输出向量。

    Non-binary LDPC decoder with low latency scheduling
    6.
    发明授权
    Non-binary LDPC decoder with low latency scheduling 有权
    具有低延迟调度的非二进制LDPC解码器

    公开(公告)号：US08775896B2

    公开(公告)日：2014-07-08

    申请号：US13369468

    申请日：2012-02-09

    申请人： Zongwang Li ,  Chung-Li Wang ,  Changyou Xu

    发明人： Zongwang Li ,  Chung-Li Wang ,  Changyou Xu

    IPC分类号： H03M13/00

    CPC分类号： H03M13/658 ,  H03M13/1122 ,  H03M13/1131 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343

    摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.

    摘要翻译： 本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。 例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及 生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

    Non-Binary LDPC Decoder with Low Latency Scheduling
    7.
    发明申请
    Non-Binary LDPC Decoder with Low Latency Scheduling 有权
    具有低延迟调度的非二进制LDPC解码器

    公开(公告)号：US20130212447A1

    公开(公告)日：2013-08-15

    申请号：US13369468

    申请日：2012-02-09

    申请人： Zongwang Li ,  Chung-Li Wang ,  Changyou Xu

    发明人： Zongwang Li ,  Chung-Li Wang ,  Changyou Xu

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： H03M13/658 ,  H03M13/1122 ,  H03M13/1131 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343

    摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.

    摘要翻译： 本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。 例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及 生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

    Adaptive Calibration of Noise Predictive Finite Impulse Response Filter
    9.
    发明申请
    Adaptive Calibration of Noise Predictive Finite Impulse Response Filter 有权
    噪声预测有限脉冲响应滤波器的自适应校准

    公开(公告)号：US20130339827A1

    公开(公告)日：2013-12-19

    申请号：US13525182

    申请日：2012-06-15

    申请人： Yang Han ,  Shaohua Yang ,  Fan Zhang ,  Zongwang Li ,  Changyou Xu

    发明人： Yang Han ,  Shaohua Yang ,  Fan Zhang ,  Zongwang Li ,  Changyou Xu

    IPC分类号： G06F11/07

    CPC分类号： G11B20/10046 ,  H03M13/1111 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343 ,  H04L25/03171 ,  H04L25/03318 ,  H04L25/067

    摘要： Various embodiments of the present inventions are related to adaptive calibration of NPFIR filters in a data detector. For example, an apparatus for calibrating a noise predictive filter is disclosed, including a data detector operable to generate detected values for data sectors and having an embedded noise predictive finite impulse response filter. The apparatus also includes a comparator operable to determine whether a quality metric for a current one of the data sectors meets a noise threshold. The apparatus also includes a filter calibration circuit operable to adapt a number of filter coefficients for the noise predictive finite impulse response filter based on the detected values for the data sectors, and to omit the detected values for the current one of the data sectors from adaptation for one of the filter coefficients if the quality metric for the current one of the data sectors does not meet the noise threshold.

    摘要翻译： 本发明的各种实施例涉及数据检测器中的NPFIR滤波器的自适应校准。 例如，公开了一种用于校准噪声预测滤波器的装置，包括可操作以产生数据扇区的检测值并具有嵌入式噪声预测有限脉冲响应滤波器的数据检测器。 该装置还包括比较器，可操作以确定当前数据扇区的质量度量是否符合噪声阈值。 该装置还包括滤波器校准电路，其可操作以基于用于数据扇区的检测值来适应用于噪声预测有限脉冲响应滤波器的多个滤波器系数，并且从适配中省去当前数据扇区的检测值 对于当前一个数据扇区的质量度量不满足噪声阈值的滤波器系数之一。