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    Clock control circuits, systems and methods
    3.
    发明授权
    Clock control circuits, systems and methods 失效
    时钟控制电路，系统和方法

    公开(公告)号：US5842005A

    公开(公告)日：1998-11-24

    申请号：US854045

    申请日：1997-05-08

    申请人： James J. Walsh ,  Joseph Joe ,  Ian Chen ,  Yutaka Takahashi

    发明人： James J. Walsh ,  Joseph Joe ,  Ian Chen ,  Yutaka Takahashi

    IPC分类号： G06F1/26 ,  G06F1/04 ,  G06F1/06 ,  G06F1/10 ,  G06F1/16 ,  G06F1/32 ,  G06F3/00 ,  G06F9/30 ,  G06F1/08

    CPC分类号： G06F1/1632 ,  G06F1/10 ,  G06F1/32

    摘要： A microprocessor device (102) includes a central processing unit (702) having a clock input, a clock generator (OSC, PLL) of clock pulses, a logic circuit (708) having an output to supply a clock control signal (SUSP), and a clock gate (3610) fed by the clock pulses and having a clock gate output (CPU.sub.-- CLK) coupled to the clock input of the central processing unit. The clock gate (3610) responds to the clock control signal (SUSP) to prevent said clock pulses (CPU.sub.-- CLK) from reaching the central processing unit within one clock cycle of a change in said clock control signal. Other devices, systems and methods are also disclosed.

    摘要翻译： 微处理器设备（102）包括具有时钟输入的中央处理单元（702），时钟脉冲的时钟发生器（OSC，PLL），具有提供时钟控制信号（SUSP）的输出的逻辑电路（708） 以及由时钟脉冲馈送并且具有耦合到中央处理单元的时钟输入的时钟门输出（CPU-CLK）的时钟门（3610）。 时钟门（3610）响应时钟控制信号（SUSP），以防止所述时钟脉冲（CPU-CLK）在所述时钟控制信号的变化的一个时钟周期内到达中央处理单元。 还公开了其他装置，系统和方法。

    Method and apparatus for implementing a single DMA controller to perform DMA operations for devices on multiple buses in docking stations, notebook and desktop computer system
    4.
    发明授权
    Method and apparatus for implementing a single DMA controller to perform DMA operations for devices on multiple buses in docking stations, notebook and desktop computer system 失效
    用于实现单个DMA控制器以对坞站，笔记本和台式计算机系统中的多个总线上的装置执行DMA操作的方法和装置

    公开(公告)号：US5835733A

    公开(公告)日：1998-11-10

    申请号：US363459

    申请日：1994-12-22

    申请人： James J. Walsh ,  Joseph Joe ,  Robert W. Milhaupt ,  James Bridgwater ,  Kazumi Haijima

    发明人： James J. Walsh ,  Joseph Joe ,  Robert W. Milhaupt ,  James Bridgwater ,  Kazumi Haijima

    IPC分类号： G06F13/28 ,  G06F13/14

    CPC分类号： G06F13/28 ,  Y02B60/1228

    摘要： A computer system (6,7) includes first and second I/O circuits (932, 934), 51, 97 first and second buses (904, 83) respectively coupled to the first and second I/O circuits (932, 934), 51, 97 a memory (106), a third bus (104) coupled to the memory (106), and first and second bus interface circuits (902, 6920) connected between the third bus (104) and the first and second buses (904, 83) respectively. A direct memory access (DMA) controller (910) is coupled to the first bus (904) and to the first bus interface circuit (902), and a serial communications circuit (7010, 6910, 7020) is connected between the DMA controller (910) and the second bus interface circuit (6920). As an example, in the present invention a single DMA controller may be used to provide DMA capability to both a notebook computer and a docking station, using an related information between the DMA controller and a requesting device in the docking station. Other devices, systems and methods are also disclosed.

    摘要翻译： 计算机系统（6,7）包括分别耦合到第一和第二I / O电路（932,934）的第一和第二I / O电路（932,934），51,97第一和第二总线（904,83） ，51,97，存储器（106），耦合到存储器（106）的第三总线（104）以及连接在第三总线（104）与第一和第二总线之间的第一和第二总线接口电路（902,6920） （904,83）。 直接存储器访问（DMA）控制器（910）耦合到第一总线（904）和第一总线接口电路（902），并且串行通信电路（7010,609,10020）连接在DMA控制器 910）和第二总线接口电路（6920）。 作为示例，在本发明中，可以使用单个DMA控制器来使用DMA控制器和对接站中的请求设备之间的相关信息向笔记本电脑和坞站提供DMA能力。 还公开了其他装置，系统和方法。

    Clock control circuits, systems and methods
    5.
    发明授权
    Clock control circuits, systems and methods 失效
    时钟控制电路，系统和方法

    公开(公告)号：US5754837A

    公开(公告)日：1998-05-19

    申请号：US363198

    申请日：1994-12-22

    申请人： James J. Walsh ,  Joseph Joe ,  Ian Chen ,  Yutaka Takahashi

    发明人： James J. Walsh ,  Joseph Joe ,  Ian Chen ,  Yutaka Takahashi

    IPC分类号： G06F1/26 ,  G06F1/04 ,  G06F1/06 ,  G06F1/10 ,  G06F1/16 ,  G06F1/32 ,  G06F3/00 ,  G06F9/30 ,  G06F1/08

    CPC分类号： G06F1/1632 ,  G06F1/10 ,  G06F1/32

    摘要： A microprocessor device (102) includes a central processing unit (702) having a clock input, a clock generator (OSC, PLL) of clock pulses, a logic circuit (708) having an output to supply a clock control signal (SUSP), and a clock gate (3610) fed by the clock pulses and having a clock gate output (CPU.sub.-- CLK) coupled to the clock input of the central processing unit. The clock gate (3610) responds to the clock control signal (SUSP) to prevent said clock pulses (CPU.sub.-- CLK) from reaching the central processing unit within one clock cycle of a change in said clock control signal. Other devices, systems and methods are also disclosed.

    摘要翻译： 微处理器设备（102）包括具有时钟输入的中央处理单元（702），时钟脉冲的时钟发生器（OSC，PLL），具有提供时钟控制信号（SUSP）的输出的逻辑电路（708） 以及由时钟脉冲馈送并且具有耦合到中央处理单元的时钟输入的时钟门输出（CPU-CLK）的时钟门（3610）。 时钟门（3610）响应时钟控制信号（SUSP），以防止所述时钟脉冲（CPU-CLK）在所述时钟控制信号的变化的一个时钟周期内到达中央处理单元。 还披露了其他设备，系统和方法。

    Computer system and an electronic circuit utilizing a single DMA controller and additional communication circuit to manage DMA transfers between memory and I/O devices
    6.
    发明授权
    Computer system and an electronic circuit utilizing a single DMA controller and additional communication circuit to manage DMA transfers between memory and I/O devices 失效
    计算机系统和使用单个DMA控制器和附加通信电路的电子电路来管理存储器和I / O设备之间的DMA传输

    公开(公告)号：US5848253A

    公开(公告)日：1998-12-08

    申请号：US787414

    申请日：1997-01-22

    申请人： James J. Walsh ,  Joseph Joe ,  Robert W. Milhaupt ,  James Bridgwater ,  Kazumi Haijima

    发明人： James J. Walsh ,  Joseph Joe ,  Robert W. Milhaupt ,  James Bridgwater ,  Kazumi Haijima

    IPC分类号： G06F13/28 ,  G06F13/14

    CPC分类号： G06F13/28 ,  Y02B60/1228

    摘要： A computer system (6,7) includes first and second I/O circuits (932, 934), first and second buses (904, 83) respectively coupled to the first and second I/O circuits (932, 934), a memory (106), a third bus (104) coupled to the memory (106), and first and second bus interface circuits (902, 6920) connected between the third bus (104) and the first and second buses (904, 83) respectively. A direct memory access (DMA) controller (910) is coupled to the first bus (904) and to the first bus interface circuit (906), and a serial communications circuit (7010, 6910, 7020) is connected between the DMA controller (910) and the second bus interface circuit (6920). As an example, in the present invention a single DMA controller may be used to provide DMA capability to both a notebook computer and a docking station, using an interface between the notebook computer and the docking station to transfer DMA station. Other devices, systems and methods are also disclosed.

    摘要翻译： 计算机系统（6,7）包括分别耦合到第一和第二I / O电路（932,934）的第一和第二I / O电路（932,934），第一和第二总线（904,83），存储器 （106），耦合到存储器（106）的第三总线（104）以及分别连接在第三总线（104）和第一和第二总线（904,83）之间的第一和第二总线接口电路（902,6020） 。 直接存储器访问（DMA）控制器（910）耦合到第一总线（904）和第一总线接口电路（906），串行通信电路（7010,609,10020）连接在DMA控制器 910）和第二总线接口电路（6920）。 作为示例，在本发明中，可以使用单个DMA控制器来使用笔记本计算机和对接站之间的接口来传送DMA站来向笔记本电脑和坞站提供DMA能力。 还公开了其他装置，系统和方法。

    HEMODIALYSIS GRAFTS AND METHODS FOR LOCALIZING AND IDENTIFYING THE PLACEMENT OF SAME
    7.
    发明申请
    HEMODIALYSIS GRAFTS AND METHODS FOR LOCALIZING AND IDENTIFYING THE PLACEMENT OF SAME 审中-公开
    用于定位和识别其位置的HEMODIALYSIS GRAFTS和方法

    公开(公告)号：US20110264104A1

    公开(公告)日：2011-10-27

    申请号：US13019186

    申请日：2011-02-01

    申请人： Joseph Joe Naoum

    发明人： Joseph Joe Naoum

    IPC分类号： A61F11/00 ,  A61B6/00 ,  A61B17/11

    CPC分类号： A61B17/11 ,  A61B5/6848 ,  A61B6/508 ,  A61B2017/1107 ,  A61M1/3655 ,  A61M2205/04 ,  A61M2205/3515

    摘要： Disclosed are vascular access devices, implantable dialysis grafts, and systems including them useful for improved access to implanted medical devices. Also disclosed are implantable hemodialysis vascular access graft devices that facilitate easy, accurate and reproducible cannulation or needle entry into the implanted device by magnetically-locating a portion of the graft that includes one or more paramagnetic materials operably defining the physical boundaries of the target cannulation site/entry port.

    摘要翻译： 公开了血管通路装置，植入式透析移植物和包括它们的系统，其可用于改进对植入的医疗装置的接近。 还公开了可植入血液透析血管通路移植装置，其通过磁性定位移植物的一部分，其包括可操作地限定目标插管部位的物理边界的一个或多个顺磁材料，促进容易，精确和可再现的插管或针入口到植入装置 /进口。

    Structure and method of performing DMA transfers between memory and I/O devices utilizing a single DMA controller within a notebook and docking station computer system
    8.
    发明授权
    Structure and method of performing DMA transfers between memory and I/O devices utilizing a single DMA controller within a notebook and docking station computer system 失效
    使用笔记本和坞站计算机系统内的单个DMA控制器在存储器和I / O设备之间执行DMA传输的结构和方法

    公开(公告)号：US5875312A

    公开(公告)日：1999-02-23

    申请号：US758803

    申请日：1996-12-03

    申请人： James J. Walsh ,  Joseph Joe ,  Robert W. Milhaupt ,  James Bridgwater ,  Kazumi Haijima

    发明人： James J. Walsh ,  Joseph Joe ,  Robert W. Milhaupt ,  James Bridgwater ,  Kazumi Haijima

    IPC分类号： G06F13/28 ,  G06F13/14

    CPC分类号： G06F13/28 ,  Y02B60/1228

    摘要： A computer system (6,7) includes first and second I/O circuits (932, 934, 51, 97), first and second buses (904, 83) respectively coupled to the first and second I/O circuits (932, 934, 51, 97), a memory (106), a third bus (104) coupled to the memory (106), and first and second bus interface circuits (902, 6920) connected between the third bus (104) and the first and second buses (904, 83) respectively. A direct memory access (DMA) controller (910) is coupled to the first bus (904) and to the first bus interface circuit (902), and a serial communications circuit (7010, 6910, 7020) is connected between the DMA controller (910) and the second bus interface circuit (6920). As an example, in the present invention a single DMA controller may be used to provide DMA capability to both a notebook computer and a docking station, using an interface between the notebook computer and the docking station to transfer DMA related information between the DMA controller and a requesting device in the docking station. Other devices, systems and methods are also disclosed.

    摘要翻译： 计算机系统（6,7）包括分别耦合到第一和第二I / O电路（932,934）的第一和第二I / O电路（932,934,51,97），第一和第二总线（904,83） ，51,97），存储器（106），耦合到存储器（106）的第三总线（104）以及连接在第三总线（104）与第一和第二总线接口电路（104）之间的第一和第二总线接口电路 第二巴士（904,83）。 直接存储器访问（DMA）控制器（910）耦合到第一总线（904）和第一总线接口电路（902），并且串行通信电路（7010,609,10020）连接在DMA控制器 910）和第二总线接口电路（6920）。 作为示例，在本发明中，可以使用单个DMA控制器来向膝上型计算机和坞站提供DMA能力，使用笔记本计算机和对接站之间的接口在DMA控制器和 对接站中的请求设备。 还公开了其他装置，系统和方法。