公开(公告)号：US5576233A

公开(公告)日：1996-11-19

申请号：US493377

申请日：1995-06-21

申请人： Louis N. Hutter ,  John P. Erdeljac

发明人： Louis N. Hutter ,  John P. Erdeljac

IPC分类号： H01L21/8247

CPC分类号： H01L27/11521 ,  H01L27/11524

摘要： A method for making an EEPROM (10) in a semiconductor substrate (40) and EEPROM made according to the method includes forming a gate dielectric (38), such as oxide, nitride, multilayer dielectric, or the like, on a surface of the substrate (40) and forming a polysilicon floating gate (19) on the gate dielectric (38). A control gate (25) is formed at least partially overlying the floating gate (19), and a thermal oxide layer (56) is formed on the floating gate (19) in regions that are not covered by the control gate. Thus, the thermal oxide layer (56) encases any regions of the floating gate (19) uncovered by the control gate (25) and serves as a high quality dielectric to isolate the floating gate (19) from charge loss and other deleterious effects. Then, source and drain regions (21,27) are formed in the substrate (40).

摘要翻译： 在半导体衬底（40）中制造EEPROM（10）的方法和根据该方法制造的EEPROM包括在该表面上形成诸如氧化物，氮化物，多层电介质等的栅极电介质（38） 衬底（40）并且在栅极电介质（38）上形成多晶硅浮栅（19）。 至少部分地覆盖浮置栅极（19）形成控制栅极（25），并且在未被控制栅极覆盖的区域中的浮动栅极（19）上形成热氧化物层（56）。 因此，热氧化物层（56）包围由控制栅极（25）未覆盖的浮动栅极（19）的任何区域，并且用作高质量电介质以将浮动栅极（19）与电荷损失和其它有害影响隔离开来。 然后，在衬底（40）中形成源区和漏区（21,27）。

公开(公告)号：US5489547A

公开(公告)日：1996-02-06

申请号：US247443

申请日：1994-05-23

申请人： John P. Erdeljac ,  Louis N. Hutter

发明人： John P. Erdeljac ,  Louis N. Hutter

IPC分类号： H01L21/02 ,  H01L21/3215 ,  H01L27/06 ,  H01L21/70

CPC分类号： H01L28/20 ,  H01L21/32155 ,  H01L27/0688 ,  Y10S148/136 ,  Y10S148/146 ,  Y10S257/904 ,  Y10S438/934

摘要： A semiconductor device having a p type polysilicon resistor (56) with a moderate sheet resistance and low temperature coefficient of resistance is formed by a double-level polysilicon process. The process also produces n and p-channel transistors (44, 50), a capacitor having upper and lower n type polysilicon capacitor plates (36, 26), an n type polysilicon resistor (32) having a high sheet resistance, and an n type resistor (34) having a low sheet resistance. The p type doping used to form the source/drain regions (48) of p-channel transistor (50) counterdopes n type second level polysilicon to form p type polysilicon resistor (56) without effecting capacitor plates (36, 26) or the n type resistors (32, 34).

摘要翻译： 具有中等薄层电阻和低电阻温度系数的p型多晶硅电阻器（56）的半导体器件通过双级多晶硅工艺形成。 该工艺还产生n沟道晶体管和p沟道晶体管（44,50），具有上和下n型多晶硅电容器板（36,26）的电容器，具有高薄层电阻的n型多晶硅电阻器（32）和n 型电阻器（34）。 用于形成p沟道晶体管（50）的源极/漏极区域（48）的p型掺杂反向型n型第二级多晶硅以形成p型多晶硅电阻器（56）而不影响电容器板（36,26）或n 型电阻器（32,34）。

公开(公告)号：US4994887A

公开(公告)日：1991-02-19

申请号：US120558

申请日：1987-11-13

申请人： Louis N. Hutter ,  Mark E. Gibson ,  Jeffrey P. Smith ,  Shiu-Hang Yan ,  Arnold C. Conway ,  John P. Erdeljac ,  James D. Goon ,  AnhKim Duong ,  Mary A. Murphy ,  Susan S. Kearney

发明人： Louis N. Hutter ,  Mark E. Gibson ,  Jeffrey P. Smith ,  Shiu-Hang Yan ,  Arnold C. Conway ,  John P. Erdeljac ,  James D. Goon ,  AnhKim Duong ,  Mary A. Murphy ,  Susan S. Kearney

IPC分类号： H01L29/73 ,  H01L21/331 ,  H01L21/8249 ,  H01L27/06 ,  H01L29/732

CPC分类号： H01L27/0623

摘要： An integrated circuit having PMOS, NMOS and NPN transistors is described for applications in which both digital and analog circuits are required. The integrated circuit is designed to allow standard CMOS cells to be used in the integrated circuit without redesign. A P+ substrate (48) is provided upon which a first P- epitaxy layer (46) is formed. N+ DUF regions (50,52) are provided for the PMOS and NPN transistors, respectively. The base region (68) is formed in an Nwell (58) by implantation and diffusion. Before diffusion, a nitride layer (70) is formed over the base (68) to provided an inert annealing thereof. The base diffusion and collector diffusion occurs before the CMOS channel stop and source/drain diffusions in order to prevent altering diffusion times for the MOS transistors.

摘要翻译： 描述了具有PMOS，NMOS和NPN晶体管的集成电路用于需要数字和模拟电路的应用。 该集成电路设计为允许在集成电路中使用标准CMOS单元，而无需重新设计。 提供了P +衬底（48），其上形成有第一P-外延层（46）。 分别为PMOS和NPN晶体管提供N + DUF区域（50,52）。 基部区域（68）通过注入和扩散形成在N阱（58）中。 在扩散之前，在基底（68）上形成氮化物层（70）以提供惰性退火。 基极扩散和集电极扩散发生在CMOS沟道停止和源极/漏极扩散之前，以防止改变MOS晶体管的扩散时间。

公开(公告)号：US6025231A

公开(公告)日：2000-02-15

申请号：US25678

申请日：1998-02-18

申请人： Louis N. Hutter ,  John P. Erdeljac ,  James R. Todd

发明人： Louis N. Hutter ,  John P. Erdeljac ,  James R. Todd

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/7835 ,  H01L29/0615 ,  H01L29/1083 ,  H01L29/42368

摘要： A method for fabricating a self-aligned DMOS transistor is provided. The method includes forming a passivation layer (18, 68) on an oxide layer (16, 66) of a substrate (12, 56). The oxide layer (16, 66) is then removed from the surface of the substrate (12, 56) where it is exposed through the passivation layer (18, 68). A reduced surface field region (36, 74) is then formed where the surface of the substrate (12, 56) is exposed through the passivation layer (18, 68). An oxide layer (38, 80) is then formed on the reduced surface field region (36, 74).

摘要翻译： 提供一种制造自对准DMOS晶体管的方法。 该方法包括在衬底（12,56）的氧化物层（16,66）上形成钝化层（18,68）。 然后从衬底（12,56）的表面去除氧化物层（16,66），在衬底的表面上暴露于钝化层（18,68）。 然后形成还原表面场区（36,74），其中衬底（12,56）的表面通过钝化层（18,68）暴露。 然后在还原表面场区域（36,74）上形成氧化物层（38,80）。

公开(公告)号：US5554873A

公开(公告)日：1996-09-10

申请号：US475116

申请日：1995-06-07

申请人： John P. Erdeljac ,  Louis N. Hutter

发明人： John P. Erdeljac ,  Louis N. Hutter

IPC分类号： H01L21/02 ,  H01L21/3215 ,  H01L27/06 ,  H01L27/02

CPC分类号： H01L28/20 ,  H01L21/32155 ,  H01L27/0688 ,  Y10S148/136 ,  Y10S148/146 ,  Y10S257/904 ,  Y10S438/934

摘要： A semiconductor device having a p type polysilicon resistor (56) with a moderate sheet resistance and low temperature coefficient of resistance is formed by a double-level polysilicon process. The process also produces n and p-channel transistors (44, 50), a capacitor having upper and lower n type polysilicon capacitor plates (36, 26), an n type polysilicon resistor (32) having a high sheet resistance, and an n type resistor (34) having a low sheet resistance. The p type doping used to form the source/drain regions (48) of p-channel transistor (50) counterdopes n type second level polysilicon to form p type polysilicon resistor (56) without effecting capacitor plates (36, 26) or the n type resistors (32, 34).

摘要翻译： 具有中等薄层电阻和低电阻温度系数的p型多晶硅电阻器（56）的半导体器件通过双级多晶硅工艺形成。 该工艺还产生n沟道晶体管和p沟道晶体管（44,50），具有上和下n型多晶硅电容器板（36,26）的电容器，具有高薄层电阻的n型多晶硅电阻器（32）和n 型电阻器（34）。 用于形成p沟道晶体管（50）的源极/漏极区域（48）的p型掺杂反向型n型第二级多晶硅以形成p型多晶硅电阻器（56）而不影响电容器板（36,26）或n 型电阻器（32,34）。

公开(公告)号：US5436179A

公开(公告)日：1995-07-25

申请号：US177888

申请日：1994-01-05

申请人： John P. Erdeljac ,  Louis N. Hutter

发明人： John P. Erdeljac ,  Louis N. Hutter

IPC分类号： H01L27/06 ,  H01L21/331

CPC分类号： H01L27/0623 ,  Y10S148/01

摘要： A bipolar transistor is formed on a substrate of a first (P) conductivity type by: forming a collector region (20) of the second conductivity type (N) in the substrate; forming an adjust region (27) of the first (P) conductivity type in the collector region (20); forming a base region (36) of the first (P) conductivity type in the collector region (20), the base region (36) containing the adjust region (27); and forming an emitter region (11) of the second (N) conductivity type in the adjust region (27). The base region (36) is deeper than and more heavily doped than the adjust region (27). The adjust region (27) alters the doping profile of the base-collector junction on the collector (20) side of the junction to increase the breakdown voltage of the transistor.

摘要翻译： 通过在衬底中形成第二导电类型（N）的集电极区域（20），在第一（P）导电类型的衬底上形成双极晶体管; 在所述集电区域（20）中形成所述第一（P）导电类型的调节区域（27）。 在所述集电区域（20）中形成所述第一（P）导电类型的基极区域（36），所述基极区域（36）包含所述调整区域（27）; 以及在所述调节区域（27）中形成所述第二（N）导电类型的发射极区域（11）。 基极区域（36）比调整区域（27）更深，并且掺杂得更多。 调整区域（27）改变了结的集电极（20）侧的基极 - 集电极结的掺杂分布，以增加晶体管的击穿电压。

公开(公告)号：US5171699A

公开(公告)日：1992-12-15

申请号：US592108

申请日：1990-10-03

申请人： Louis N. Hutter ,  John P. Erdeljac

发明人： Louis N. Hutter ,  John P. Erdeljac

IPC分类号： H01L21/336 ,  H01L21/761 ,  H01L21/8238 ,  H01L21/8249 ,  H01L27/06 ,  H01L27/088 ,  H01L29/78

CPC分类号： H01L29/66719 ,  H01L21/761 ,  H01L21/8238 ,  H01L21/8249 ,  H01L29/66712 ,  H01L29/7809 ,  H01L27/088

摘要： An integrated circuit is provided wherein bipolar, CMOS and DMOS devices are merged together on one chip with fabrication taking place from a CMOS point of view rather than from a bipolar point of view as in the prior art and p-type epitaxial silicon is used as opposed to n-type epitaxial silicon in the prior art. The integrated circuit uses a P+ substrate upon which a P-epitaxial layer is formed. N+ buried regions isolate the DMOS, PMOS and NPN bipolar devices from the P-epitaxial layer. Each of the devices is formed in a N-well with a first level of polysilicon gate layer providing both the gate and masking for the backgate diffusion of the DMOS device and a sidewall oxide later formed on the first level gate layer to control the diffusion of the source and drain regions of the DMOS device to control channel length. A second level of polysilicon layer provides the gate structures for the CMOS devices as well as one plate of a capacitor. The second level of polysilicon acts as a mask for the source and drain region implants of the CMOS devices. A sidewall oxide later formed on the second polysilicon level further controls the channel lengths of the CMOS structures. A third level of polysilicon provides the second capacitor plate for the capacitor. The DMOS device is isolated from the remaining circuitry by the p-type epitaxial layer and the peripheral portion of the DMOS device is terminated by a PN junction.

摘要翻译： 提供了一种集成电路，其中双极性，CMOS和DMOS器件在一个芯片上合并在一起，其制造从CMOS观点而不是从现有技术的双极观点出发，并且p型外延硅被用作 与现有技术中的n型外延硅相反。 集成电路使用其上形成有P外延层的P +衬底。 N +掩埋区域从P-外延层隔离DMOS，PMOS和NPN双极器件。 每个器件形成在具有第一级多晶硅栅极层的N阱中，其提供用于DMOS器件的背栅扩散的栅极和掩模，以及稍后形成在第一级栅极层上的侧壁氧化物以控制扩散 DMOS器件的源极和漏极区域来控制沟道长度。 第二级多晶硅层提供CMOS器件的栅极结构以及电容器的一个板。 第二级多晶硅作为CMOS器件的源极和漏极区域掩模的掩模。 稍后形成在第二多晶硅层上的侧壁氧化物进一步控制CMOS结构的沟道长度。 第三级多晶硅为电容器提供第二电容器板。 DMOS器件通过p型外延层与剩余电路隔离，并且DMOS器件的外围部分由PN结终止。

公开(公告)号：US06424005B1

公开(公告)日：2002-07-23

申请号：US09205657

申请日：1998-12-03

申请人： Chin-Yu Tsai ,  Taylor R. Efland ,  Sameer Pendharkar ,  John P. Erdeljac ,  Jozef Mitros ,  Jeffrey P. Smith ,  Louis N. Hutter

发明人： Chin-Yu Tsai ,  Taylor R. Efland ,  Sameer Pendharkar ,  John P. Erdeljac ,  Jozef Mitros ,  Jeffrey P. Smith ,  Louis N. Hutter

IPC分类号： H01L31113

CPC分类号： H01L29/66689 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/7816

摘要： An LDMOS device (10, 20, 50, 60) that is made with minimal feature size fabrication methods, but overcomes potential problems of misaligned Dwells (13). The Dwell (13) is slightly overstated so that its n-type dopant is implanted past the source edge of the gate region (18), which permits the n-type region of the Dwell to diffuse under the gate region (18) an sufficient distance to eliminate misalignment effects.

摘要翻译： LDMOS器件（10,20,50,60）采用最小的特征尺寸制造方法制造，但克服了不对准Dwells的潜在问题（13）。 驻留（13）略微夸大，使得其n型掺杂剂被注入超过栅极区域（18）的源极边缘，这允许Dwell的n型区域在栅极区域（18）下扩散到足够的 距离消除不对准效应。

公开(公告)号：US06284669B1

公开(公告)日：2001-09-04

申请号：US09168194

申请日：1998-10-07

申请人： John P. Erdeljac ,  Louis N. Hutter ,  Jeffrey P. Smith ,  Han-Tzong Yuan ,  Jau-Yuann Yang ,  Taylor R. Efland ,  C. Matthew Thompson ,  John K. Arch ,  Mary Ann Murphy

发明人： John P. Erdeljac ,  Louis N. Hutter ,  Jeffrey P. Smith ,  Han-Tzong Yuan ,  Jau-Yuann Yang ,  Taylor R. Efland ,  C. Matthew Thompson ,  John K. Arch ,  Mary Ann Murphy

IPC分类号： H01L21302

CPC分类号： H01L29/66659 ,  H01L29/456 ,  H01L29/7835

摘要： A power field effect transistor is disclosed that includes polysilicon gate bodies (40) and (42), which includes platinum silicide contact layers (74) and (78) disposed on the outer surfaces of bodies (40) and (42), respectively. In addition, the device comprises an n+drain region (64) which also has a platinum silicide drain contact layer (76) formed on its outer surface and platinum silicide source contact layers (75) and (77). During formation, sidewall spacers (50) and (52), as well as mask bodies (70) and (72) are used to ensure that platinum silicide layer (76) spaced apart from both gate bodies (40) and (42) and platinum silicide gate contact layers (74) and (78).

摘要翻译： 公开了一种功率场效应晶体管，其包括分别设置在主体（40）和（42）的外表面上的铂硅化物接触层（74）和（78）的多晶硅栅极体（40）和（42）。 另外，该器件还包括在其外表面上形成有铂硅化物漏极接触层（76）和铂硅化物源极接触层（75）和（77）的n +漏极区域（64）。 在形成期间，侧壁间隔物（50）和（52）以及掩模体（70）和（72）用于确保与两个闸门体（40）和（42）间隔开的铂硅化物层（76）和 铂硅化物栅极接触层（74）和（78）。

公开(公告)号：US5330922A

公开(公告)日：1994-07-19

申请号：US411782

申请日：1989-09-25

申请人： John P. Erdeljac ,  Louis N. Hutter

发明人： John P. Erdeljac ,  Louis N. Hutter

IPC分类号： H01L21/8249 ,  H01L21/265

CPC分类号： H01L21/8249 ,  Y10S148/013 ,  Y10S257/917 ,  Y10S257/929

摘要： A method of manufacturing semiconductor devices with increased operating voltages is described. A dopant of a second conductivity type is implanted into a region of a first epitaxial layer of the first conductivity type to form a buried layer. A substantially smaller dosage of a faster-diffusing dopant of the second conductivity type is then implanted into the buried layer region. The second epitaxial layer of the first conductivity type is formed over the first epitaxial layer. A region of the second epitaxial layer overlying the doped region of the first epitaxial layer is implanted with a dopant of the second conductivity type and diffused to form a doped well. The faster-diffusing dopant diffuses upward to make good electrical contact with the doped well diffusing downward from the surface. The lateral diffusion of the faster-diffusing dopant can be contained, so that lateral spacing design rules do not have to be increased. A thicker second epitaxial layer can thus be used, resulting in increased operating voltage.

摘要翻译： 描述了制造具有增加的工作电压的半导体器件的方法。 将第二导电类型的掺杂剂注入到第一导电类型的第一外延层的区域中以形成掩埋层。 然后将较小剂量的第二导电类型的较快扩散掺杂剂注入掩埋层区域。 第一导电类型的第二外延层形成在第一外延层上。 第二外延层的覆盖第一外延层的掺杂区域的区域被注入第二导电类型的掺杂剂并且扩散以形成掺杂阱。 较快扩散的掺杂​​剂向上扩散以与掺杂阱从表面向下扩散进行良好的电接触。 可以包含更快扩散的掺杂​​剂的横向扩散，使得横向间隔设计规则不必增加。 因此可以使用较厚的第二外延层，导致增加的工作电压。