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    COMMON PLATFORM FOR ONE-LEVEL MEMORY ARCHITECTURE AND TWO-LEVEL MEMORY ARCHITECTURE
    3.
    发明申请
    COMMON PLATFORM FOR ONE-LEVEL MEMORY ARCHITECTURE AND TWO-LEVEL MEMORY ARCHITECTURE 有权
    一级存储器架构和两级存储器架构的通用平台

    公开(公告)号：US20150178204A1

    公开(公告)日：2015-06-25

    申请号：US14140261

    申请日：2013-12-24

    申请人： Joydeep Ray ,  Varghese George ,  Inder M. Sodhi ,  Jeffrey R. Wilcox

    发明人： Joydeep Ray ,  Varghese George ,  Inder M. Sodhi ,  Jeffrey R. Wilcox

    IPC分类号： G06F12/08 ,  G06F12/06 ,  G06F12/02

    CPC分类号： G06F3/061 ,  G06F1/3287 ,  G06F3/0634 ,  G06F3/0655 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/0638 ,  G06F12/0811 ,  G06F15/781 ,  G06F2212/283 ,  G06F2212/7206 ,  G11C5/04

    摘要： Technologies for one-level memory (1LM) and two-level memory (2LM) configurations in a common platform are described. A processor includes a first memory interface coupled to a first memory device that is located off-package of the processor and a second memory interface coupled to a second memory device that is located off-package of the processor. The processor also includes a multi-level memory controller (MLMC) coupled to the first memory interface and the second memory interface. The MLMC includes a first configuration and a second configuration. The first memory device is a random access memory (RAM) of a one-level memory (1LM) architecture in the first configuration. The first memory device is a first-level RAM of a two-level memory (2LM) architecture in the second configuration and the second memory device is a second-level non-volatile memory (NVM) of the 2LM architecture in the second configuration.

    摘要翻译： 描述了在一个通用平台中的一级存储器（1LM）和两级存储器（2LM）配置的技术。 处理器包括耦合到第一存储器设备的第一存储器接口，所述第一存储器设备位于处理器的外部封装处，以及耦合到位于处理器的封装外的第二存储器设备的第二存储器接口。 处理器还包括耦合到第一存储器接口和第二存储器接口的多级存储器控制器（MLMC）。 MLMC包括第一配置和第二配置。 第一存储器件是第一配置中的一级存储器（1LM）架构的随机存取存储器（RAM）。 第一存储器件是第二配置中的二级存储器（2LM）架构的第一级RAM，并且第二存储器件是第二配置中的2LM架构的二级非易失性存储器（NVM）。

    Controlling Reduced Power States Using Platform Latency Tolerance
    4.
    发明申请
    Controlling Reduced Power States Using Platform Latency Tolerance 有权
    使用平台延迟容限来控制低功耗状态

    公开(公告)号：US20150006923A1

    公开(公告)日：2015-01-01

    申请号：US13927746

    申请日：2013-06-26

    申请人： Barnes Cooper ,  Jeffrey R. Wilcox ,  Michael N. Derr ,  Neil W. Songer ,  Craig S. Forbell

    发明人： Barnes Cooper ,  Jeffrey R. Wilcox ,  Michael N. Derr ,  Neil W. Songer ,  Craig S. Forbell

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3206 ,  G06F1/3234 ,  G06F1/3243 ,  Y02D10/152

    摘要： In an embodiment, a processor includes a plurality of cores and power management logic. The power management logic may be to, in response to a first break event during a reduced power state in the processor, set an exit timer based on a platform latency tolerance, block a first plurality of break events from interrupting the reduced power state, and in response to a expiration of the exit timer, terminate the reduced power state. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，处理器包括多个核心和电源管理逻辑。 功率管理逻辑可以是响应于处理器中的降低功率状态期间的第一中断事件而设置基于平台等待时间容限的退出定时器，阻止第一多个中断事件中断降低的功率状态，以及 响应于退出定时器的到期，终止降低的功率状态。 描述和要求保护其他实施例。

    Method And Apparatus For Reducing Power Consumption In A Memory Bus Interface By Selectively Disabling And Enabling Sense Amplifiers
    5.
    发明申请
    Method And Apparatus For Reducing Power Consumption In A Memory Bus Interface By Selectively Disabling And Enabling Sense Amplifiers 审中-公开
    用于通过选择性禁用和启用读出放大器在存储器总线接口中降低功耗的方法和装置

    公开(公告)号：US20130103867A1

    公开(公告)日：2013-04-25

    申请号：US13447583

    申请日：2012-04-16

    申请人： Jeffrey R. Wilcox ,  Noam Yosef

    发明人： Jeffrey R. Wilcox ,  Noam Yosef

    IPC分类号： G06F13/16

    CPC分类号： G06F13/16 ,  G06F1/3225 ,  G06F1/3253 ,  G06F13/1668 ,  Y02D10/151

    摘要： A technique includes amplifying data signals from a memory bus interface. The amplified data signals are sampled, and the amplifier is selectively disabled in response to the absence of a predetermined operation occurring over the memory bus. In some embodiments of the invention, the amplification may be selectively enabled in response to the beginning of the predetermined operation over the memory bus.

    摘要翻译： 一种技术包括从存储器总线接口放大数据信号。 放大的数据信号被采样，并且响应于在存储器总线上不存在预定的操作而选择性地禁用放大器。 在本发明的一些实施例中，响应于存储器总线上的预定操作的开始，可以选择性地启用放大。

    Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers
    6.
    发明授权
    Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers 有权
    用于通过选择性地禁用和启用读出放大器来减少存储器总线接口中的功耗的方法和装置

    公开(公告)号：US08176240B2

    公开(公告)日：2012-05-08

    申请号：US11354304

    申请日：2006-02-14

    申请人： Jeffrey R. Wilcox ,  Noam Yosef

    发明人： Jeffrey R. Wilcox ,  Noam Yosef

    IPC分类号： G06F12/00

    CPC分类号： G06F13/16 ,  G06F1/3225 ,  G06F1/3253 ,  G06F13/1668 ,  Y02D10/151

    摘要： A technique includes amplifying data signals from a memory bus interface. The amplified data signals are sampled, and the amplifier is selectively disabled in response to the absence of a predetermined operation occurring over the memory bus. In some embodiments of the invention, the amplification may be selectively enabled in response to the beginning of the predetermined operation over the memory bus.

    摘要翻译： 一种技术包括从存储器总线接口放大数据信号。 放大的数据信号被采样，并且响应于在存储器总线上不存在预定的操作而选择性地禁用放大器。 在本发明的一些实施例中，响应于存储器总线上的预定操作的开始，可以选择性地启用放大。

    Interface frequency modulation to allow non-terminated operation and power reduction
    8.
    发明授权
    Interface frequency modulation to allow non-terminated operation and power reduction 有权
    接口频率调制允许非终端操作和功率降低

    公开(公告)号：US07945793B2

    公开(公告)日：2011-05-17

    申请号：US11502650

    申请日：2006-08-11

    申请人： Jeffrey R. Wilcox

    发明人： Jeffrey R. Wilcox

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3203 ,  G06F1/325 ,  G06F1/3253 ,  Y02D10/126 ,  Y02D10/151

    摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for using interface frequency modulation to allow non-terminated operation and power reduction. In some embodiments, an apparatus includes an interface having a termination mode and a power management controller coupled with the interface. The apparatus may also include a power management controller coupled with the interface. In some embodiments, the power management controller is capable of dynamically reducing the operating frequency of the interface and disabling the termination mode to reduce the power consumed by the interface. Other embodiments are described and claimed.

    摘要翻译： 本发明的实施例通常涉及用于使用接口频率调制以允许非终止操作和功率降低的系统，方法和装置。 在一些实施例中，装置包括具有终止模式的接口和与接口耦合的功率管理控制器。 该装置还可以包括与该接口耦合的功率管理控制器。 在一些实施例中，功率管理控制器能够动态地降低接口的工作频率并禁用终端模式以减少接口消耗的功率。 描述和要求保护其他实施例。

    Apparatus and method for power efficient line driver
    10.
    发明授权
    Apparatus and method for power efficient line driver 有权
    高效线路驱动器的装置和方法

    公开(公告)号：US06970010B2

    公开(公告)日：2005-11-29

    申请号：US10643802

    申请日：2003-08-18

    申请人： Jeffrey R. Wilcox ,  Noam Yosef ,  Marcelo Yuffe

    发明人： Jeffrey R. Wilcox ,  Noam Yosef ,  Marcelo Yuffe

    IPC分类号： H03K19/00 ,  H04L25/02 ,  H03K19/0175

    CPC分类号： H04L25/0282 ,  H03K19/0013 ,  H04L25/0298

    摘要： A method is described that involves driving a first current through a line and a termination resistance so that a logical value on the line changes from a first logical value to a second logical value. The method also includes holding the second logical value on the line by driving a second current through the line and the termination resistance where the second current less than the first current. An apparatus is described that includes a driver that drives a first current through a line and a termination resistance so that a logical value on the line changes from a first logical value to a second logical value. The driver holds the second logical value on the line by driving a second current through the line and the termination resistance. The second current is less than said first current.

    摘要翻译： 描述了一种涉及通过线路驱动第一电流和终端电阻的方法，使得线路上的逻辑值从第一逻辑值改变为第二逻辑值。 该方法还包括通过驱动通过线路的第二电流以及第二电流小于第一电流的终端电阻来在线路上保持第二逻辑值。 描述了一种装置，其包括驱动通过线路的第一电流的驱动器和终端电阻，使得线路上的逻辑值从第一逻辑值改变为第二逻辑值。 驱动器通过驱动第二个电流通过线路和终端电阻，在线路上保持第二个逻辑值。 第二电流小于所述第一电流。