公开(公告)号：US09081504B2

公开(公告)日：2015-07-14

申请号：US13339685

申请日：2011-12-29

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F13/37 ,  G06F3/06 ,  G06F9/50

CPC分类号： G06F3/0613 ,  G06F3/0659 ,  G06F3/0679 ,  G06F9/5016

摘要： Embodiments of the present invention provide a flash memory device write-access management amongst different virtual machines (VMs) in a virtualized computing environment. In one embodiment, a virtualized computing data processing system can include a host computer with at least one processor and memory and different VMs executing in the host computer. The system also can include a flash memory device coupled to the host computer and accessible by the VMs. Finally, a flash memory controller can manage access to the flash memory device. The controller can include program code enabled to compute a contemporaneous bandwidth of requests for write operations for the flash memory device, to allocate a corresponding number of tokens to the VMs, to accept write requests to the flash memory device from the VMs only when accompanied by a token and to repeat the computing, allocating and accepting after a lapse of a pre-determined time period.

摘要翻译： 本发明的实施例提供了在虚拟化计算环境中的不同虚拟机（VM）之间的闪存设备写访问管理。 在一个实施例中，虚拟化计算数据处理系统可以包括具有至少一个处理器和存储器的主计算机以及在主计算机中执行的不同VM。 该系统还可以包括耦合到主机并且可由VM访问的闪存设备。 最后，闪存控制器可以管理对闪存设备的访问。 控制器可以包括能够计算用于闪速存储器设备的写入操作的同时期带宽的程序代码，以向VM分配相应数量的令牌，以便仅在VM附带时才从VM接受对闪存设备的写入请求 令牌，并在经过预定时间段之后重复计算，分配和接受。

公开(公告)号：US20120144109A1

公开(公告)日：2012-06-07

申请号：US12961798

申请日：2010-12-07

申请人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Timothy H. Heil ,  MVV Anil Krishna ,  Brian M. Rogers

发明人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Timothy H. Heil ,  MVV Anil Krishna ,  Brian M. Rogers

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0871 ,  G06F2212/282

摘要： Embodiments of the invention are directed to optimizing the performance of a split disk cache. In one embodiment, a disk cache includes a primary region having a read portion and write portion and one or more smaller, sample regions also including a read portion and a write portion. The primary region and one or more sample region each have an independently adjustable ratio of a read portion to a write portion. Cached reads are distributed among the read portions of the primary and sample region, while cached writes are distributed among the write portions of the primary and sample region. The performance of the primary region and the performance of the sample region are tracked, such as by obtaining a hit rate for each region during a predefined interval. The read/write ratio of the primary region is then selectively adjusted according to the performance of the one or more sample regions.

摘要翻译： 本发明的实施例涉及优化分割盘高速缓存的性能。 在一个实施例中，磁盘高速缓存包括具有读取部分和写入部分的主区域以及还包括读取部分和写入部分的一个或多个更小的采样区域。 主区域和一个或多个采样区域各自具有读取部分与写入部分的独立可调比率。 高速缓存的读取分布在主要和采样区域的读取部分之间，而高速缓存的写入分布在主要和样本区域的写入部分之间。 跟踪主区域的性能和样本区域的性能，例如通过在预定义的间隔期间获得每个区域的命中率。 然后根据一个或多个样品区域的性能选择性地调节主区域的读/写比。

公开(公告)号：US08140758B2

公开(公告)日：2012-03-20

申请号：US12429754

申请日：2009-04-24

申请人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Anil Krishna ,  Srinivasan Ramani

发明人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Anil Krishna ,  Srinivasan Ramani

IPC分类号： G06F15/163

CPC分类号： G06F12/0846 ,  G06F12/0811

摘要： Embodiments that dynamically reorganize data of cache lines in non-uniform cache access (NUCA) caches are contemplated. Various embodiments comprise a computing device, having one or more processors coupled with one or more NUCA cache elements. The NUCA cache elements may comprise one or more banks of cache memory, wherein ways of the cache are horizontally distributed across multiple banks. To improve access latency of the data by the processors, the computing devices may dynamically propagate cache lines into banks closer to the processors using the cache lines. To accomplish such dynamic reorganization, embodiments may maintain “direction” bits for cache lines. The direction bits may indicate to which processor the data should be moved. Further, embodiments may use the direction bits to make cache line movement decisions.

摘要翻译： 预期在非均匀缓存访问（NUCA）高速缓存中动态地重组高速缓存线的数据的实施例。 各种实施例包括具有与一个或多个NUCA高速缓存元件耦合的一个或多个处理器的计算设备。 NUCA高速缓存元件可以包括一个或多个高速缓冲存储器组，其中高速缓存的方式在多个存储体之间水平分布。 为了改善处理器对数据的访问等待时间，计算设备可以使用高速缓存行来将缓存线路动态地传播到更靠近处理器的存储体中。 为了实现这种动态重组，实施例可以保持高速缓存行的“方向”位。 方向位可以指示哪个处理器应该移动数据。 此外，实施例可以使用方向位来进行高速缓存行移动决定。

公开(公告)号：US08078852B2

公开(公告)日：2011-12-13

申请号：US12473764

申请日：2009-05-28

申请人： Muawya Mohamed Al-Otoom ,  Timothy Hume Heil ,  Anil Krishna ,  Ken Van Vu

发明人： Muawya Mohamed Al-Otoom ,  Timothy Hume Heil ,  Anil Krishna ,  Ken Van Vu

IPC分类号： G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F15/00

CPC分类号： G06F9/3848

摘要： An adaptive prediction threshold scheme for dynamically adjusting prediction thresholds of entries in a Pattern History Table (PHT) by observing global tendencies of the branch or branches that index into the PHT entries. A count value of a prediction state counter representing a prediction state of a prediction state machine for a PHT entry is obtained. Count values in a set of counters allocated to the entry in the PHT are changed based on the count value of the entry's prediction state counter. The prediction threshold of the prediction state machine for the entry may then be adjusted based on the changed count values in the set of counters, wherein the prediction threshold is adjusted by changing a count value in a prediction threshold counter in the entry, and wherein adjusting the prediction threshold redefines predictions provided by the prediction state machine.

摘要翻译： 一种自适应预测阈值方案，用于通过观察索引到PHT条目中的分支或分支的全局倾向来动态地调整模式历史表（PHT）中条目的预测阈值。 获得表示PHT条目的预测状态机的预测状态的预测状态计数器的计数值。 分配给PHT中的条目的一组计数器中的计数值根据条目的预测状态计数器的计数值而改变。 然后可以基于该组计数器中的改变的计数值来调整用于该条目的预测状态机的预测阈值，其中通过改变条目中的预测阈值计数器中的计数值来调整预测阈值，并且其中调整 预测阈值重新定义了由预测状态机提供的预测。

公开(公告)号：US20110138129A1

公开(公告)日：2011-06-09

申请号：US12633976

申请日：2009-12-09

申请人： Anil Krishna ,  Brian M. Rogers

发明人： Anil Krishna ,  Brian M. Rogers

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0842

摘要： The illustrative embodiments provide a method, a computer program product, and an apparatus for managing a cache. A probability of a future request for data to be stored in a portion of the cache by a thread is identified for each of the number of threads to form a number of probabilities. The data is stored with a rank in a number of ranks in the portion of the cache responsive to receiving the future request from the thread in the number of threads for the data. The rank is selected using the probability in the number of probabilities for the thread.

摘要翻译： 说明性实施例提供了一种方法，计算机程序产品和用于管理高速缓存的装置。 针对线程数量的每一个标识未来要求将数据存储在线程的一部分高速缓存中的概率，以形成多个概率。 该数据以缓存部分中的多个等级排列存储，响应于在数据线程中从线程接收将来的请求。 使用线程概率的概率来选择等级。

公开(公告)号：US20100199045A1

公开(公告)日：2010-08-05

申请号：US12364984

申请日：2009-02-03

申请人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

发明人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

IPC分类号： G06F12/08 ,  G06F9/312

CPC分类号： G06F12/0875 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3857

摘要： A system and method to optimize runahead operation for a processor without use of a separate explicit runahead cache structure. Rather than simply dropping store instructions in a processor runahead mode, store instructions write their results in an existing processor store queue, although store instructions are not allowed to update processor caches and system memory. Use of the store queue during runahead mode to hold store instruction results allows more recent runahead load instructions to search retired store queue entries in the store queue for matching addresses to utilize data from the retired, but still searchable, store instructions. Retired store instructions could be either runahead store instructions retired, or retired store instructions that executed before entering runahead mode.

摘要翻译： 一种用于在不使用单独的显式跑道缓存结构的情况下优化处理器的跑步头操作的系统和方法。 尽管存储指令不允许更新处理器缓存和系统存储器，但存储指令将其结果写入现有的处理器存储队列中，而不是简单地将存储指令放在处理器跑头模式中。 在跑步模式期间使用存储队列来保存存储指令结果允许更多的最新跑步加载指令来搜索存储队列中的退出存储队列条目以匹配地址以利用来自已退休但仍可搜索的存储指令的数据。 退休存储指令可以是退出存储指令退出，或退出存储指令，在进入排头模式之前执行。

公开(公告)号：US20100042786A1

公开(公告)日：2010-02-18

申请号：US12192072

申请日：2008-08-14

申请人： Gordon Bernard BELL ,  Gordon Taylor DAVIS ,  Jeffrey Haskell DERBY ,  Anil KRISHNA ,  Srinivasan RAMANI ,  Ken VU ,  Steve WOOLET

发明人： Gordon Bernard BELL ,  Gordon Taylor DAVIS ,  Jeffrey Haskell DERBY ,  Anil KRISHNA ,  Srinivasan RAMANI ,  Ken VU ,  Steve WOOLET

IPC分类号： G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0831 ,  G06F2212/6026

摘要： A processing system is disclosed. The processing system includes a memory and a first core configured to process applications. The first core includes a first cache. The processing system includes a mechanism configured to capture a sequence of addresses of the application that miss the first cache in the first core and to place the sequence of addresses in a storage array; and a second core configured to process at least one software algorithm. The at least one software algorithm utilizes the sequence of addresses from the storage array to generate a sequence of prefetch addresses. The second core issues prefetch requests for the sequence of the prefetch addresses to the memory to obtain prefetched data and the prefetched data is provided to the first core if requested.

摘要翻译： 公开了一种处理系统。 处理系统包括被配置为处理应用的存储器和第一核心。 第一个核心包括第一个缓存。 处理系统包括被配置为捕获错过第一核心中的第一高速缓存的应用程序的地址序列并将地址序列放置在存储阵列中的机制; 以及被配置为处理至少一个软件算法的第二核心。 所述至少一个软件算法利用来自存储阵列的地址序列来生成预取地址序列。 第二个核心将预取地址序列的预取请求发送到存储器以获得预取数据，并且如果请求，则将预取数据提供给第一核。

公开(公告)号：US07644233B2

公开(公告)日：2010-01-05

申请号：US11538445

申请日：2006-10-04

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F12/0875 ,  G06F12/0897 ,  G06F2212/6082

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. A mechanism is described for indexing into the cache, and selecting the desired line. Control is exercised over which lines are contained within the cache. Provision is made for selection between a trace line and a conventional line when both match during a tag compare step.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 描述了一种用于索引到缓存中并选择所需行的机制。 对缓存中包含哪些行进行控制。 当在标签比较步骤中匹配时，提供在轨迹线和常规线之间的选择。

公开(公告)号：US20080250207A1

公开(公告)日：2008-10-09

申请号：US12119375

申请日：2008-05-12

申请人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M.V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M.V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F9/3844 ,  G06F9/3808 ,  G06F12/0875 ,  G06F12/127 ,  G06F2212/1021 ,  G06F2212/1044

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Control is exercised over which lines are contained within the cache. This invention avoids inefficiencies in the cache by removing trace lines experiencing early exits from the cache, or trace lines that are short, by maintaining a few bits of information about the accuracy of the control flow in a trace cache line and using that information in addition to the LRU (Least Recently Used) bits that maintain the recency information of a cache line, in order to make a replacement decision.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 对缓存中包含哪些行进行控制。 本发明通过在跟踪高速缓存行中维护关于控制流的准确度的几位信息并且使用该信息来避免高速缓存中的低效率，通过删除经历来自缓存的早期退出的跟踪线或短路的跟踪线 到保持高速缓存行的新近度信息的LRU（最近使用的）位，以便进行替换判定。

公开(公告)号：US20080235500A1

公开(公告)日：2008-09-25

申请号：US12131442

申请日：2008-06-02

申请人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M. V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M. V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F9/30

CPC分类号： G06F12/0875 ,  G06F9/3806 ,  G06F9/3808 ,  G06F9/3844

摘要： A design structure embodied in a machine readable storage medium for at least one of designing, manufacturing, and testing a design for a single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines is provided. Instruction branches are predicted taken or not taken using a highly accurate branch history table (BHT). Branches that are predicted not taken are appended to a trace buffer and the next basic block is constructed from the remaining instructions in the fetch buffer. Branches that are predicted taken flush the remaining fetch buffer and the next address is determined using a Branch Target Address Register (BTAC).

摘要翻译： 体现在机器可读存储介质中的设计结构，用于至少一个设计，制造和测试用于单个统一的一级指令高速缓存的设计，其中一些行可以包含跟踪和相同同余类中的其他行的设计可以包含 提供与常规高速缓存线一致的指令。 使用高度精确的分支历史表（BHT）预测采取或不采用指令分支。 预测未采用的分支被附加到跟踪缓冲区，并且下一个基本块是从获取缓冲区中的其余指令构建的。 预测的分支将刷新剩余的获取缓冲区，并使用分支目标地址寄存器（BTAC）确定下一个地址。