公开(公告)号：CN114496798B

公开(公告)日：2024-12-20

申请号：CN202210097239.X

申请日：2022-01-27

Applicant: 上海华力集成电路制造有限公司

Inventor： 初靖 ,  蔡彬 ,  黄冠群

IPC: H01L21/336 ,  H10B43/30 ,  H01L29/792

Abstract: 本发明提供一种半导体器件的制造方法，提供衬底，衬底上形成有依次彼此相邻的cell区、第一至第三器件区；在衬底上形成第二栅氧化层，第二栅氧化层包括由下而上堆叠的底部氧化层、氮化层和顶部氧化层；刻蚀去除cell区的第二栅氧化层，在衬底上淀积覆盖cell区和第二栅氧化层的第四栅氧化层；刻蚀去除第一器件区的第二栅氧化层和第四栅氧化层，之后形成覆盖第一器件区的第一栅氧化层；刻蚀去除第二器件区和第三器件区的顶部氧化层和氮化层；刻蚀去除第三器件区上的底部氧化层，之后在第三器件区上形成第三栅氧化层。本发明的半导体器件中，在每个器件区的表面分别形成有不同的栅氧化层，实现了不同器件栅氧化层的共存，提升了器件的速度和可靠性。

公开(公告)号：CN112530974B

公开(公告)日：2024-10-29

申请号：CN202010976774.3

申请日：2020-09-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈胜捷 ,  刘铭棋

IPC: H10B43/30 ,  H10B43/35 ,  H01L29/792

Abstract: 一种半导体结构、集成电路以及形成半导体结构的方法。提供一种制造finFET装置的制程。栅极电极层位于介电层上方。栅极电极层与介电层都位于鳍状半导体结构的上方及周围。通过两步图案化制程从栅极电极层形成栅极电极。在第一图案化步骤中，对栅极电极层的上部分进行图案化。接着形成介电膜，介电膜覆盖栅极电极层的图案化上部分。在形成介电膜之后，执行第二图案化步骤以对栅极电极层的下部分进行图案化。

公开(公告)号：CN113039644B

公开(公告)日：2024-10-25

申请号：CN201980072813.2

申请日：2019-10-10

Applicant: 美光科技公司

Inventor： 福济义明 ,  M·J·巴克利 ,  E·卡梅尔伦吉 ,  P·泰萨里欧

IPC: H10B41/10 ,  H10B41/27 ,  H10B41/35 ,  H10B43/10 ,  H10B43/27 ,  H10B43/35 ,  H01L29/792 ,  H01L29/66

Abstract: 一种用以形成存储器阵列的方法包括在衬底上方形成包括导体材料的层。包括蚀刻停止材料的牺牲岛直接形成于包括所述导体材料的所述层的所述导体材料上方。包括垂直交替的绝缘层及字线层的堆叠形成于所述牺牲岛及包括所述导体材料的所述层上方。进行蚀刻穿过所述绝缘层及所述字线层而到所述牺牲岛的个别牺牲岛的所述蚀刻停止材料以形成具有包括所述蚀刻停止材料的个别基底的通道开口。通过所述通道开口的个别通道开口移除所述牺牲岛以使所述个别通道开口延伸到包括所述导体材料的所述层。通道材料形成于到包括所述导体材料的所述层的所述延伸通道开口中。所述通道材料与包括所述导体材料的所述层的所述导体材料电耦合。本发明揭示与方法无关的结构。

公开(公告)号：CN118679863A

公开(公告)日：2024-09-20

申请号：CN202380021300.5

申请日：2023-02-20

Applicant: 株式会社半导体能源研究所

Inventor： 大贯达也 ,  国武宽司 ,  山崎舜平

IPC: H10B12/00 ,  H01L21/336 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H10B41/70

Abstract: 提供一种能够实现微型化或高集成化的存储装置，包括：包括电容器及电容器上的晶体管的存储单元；电容器上的第一绝缘体；以及第一绝缘体上的第二绝缘体，晶体管包括：第一绝缘体下的第一导电体；接触于第一导电体的顶面的氧化物半导体；配置在第一绝缘体与第二绝缘体间且接触于氧化物半导体的第二导电体；氧化物半导体上的第三绝缘体；以及第三绝缘体上的第三导电体，第一绝缘体、第二导电体及第二绝缘体中形成有到达第一导电体的第一开口，氧化物半导体的至少一部分、第三绝缘体的至少一部分及第三导电体的至少一部分配置在第一开口内，电容器包括：第四导电体；第四导电体上的第四绝缘体；以及第四绝缘体上的第一导电体。

公开(公告)号：CN118575282A

公开(公告)日：2024-08-30

申请号：CN202380017879.8

申请日：2023-01-27

Applicant: 株式会社半导体能源研究所

Inventor： 大贯达也 ,  加藤清 ,  国武宽司 ,  方堂凉太 ,  山崎舜平

IPC: H01L29/786 ,  H01L21/28 ,  H01L21/336 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8234 ,  H01L23/522 ,  H01L27/04 ,  H01L27/088 ,  H01L29/41 ,  H01L29/417 ,  H01L29/788 ,  H01L29/792 ,  H10B12/00 ,  H10B41/70

Abstract: 提供一种能够实现微型化或高集成化的半导体装置。第一晶体管至第二晶体管共同包括第一绝缘体上的第一金属氧化物及第一金属氧化物上的第一导电体，第一晶体管包括第一金属氧化物上的第二导电体及第二绝缘体以及第二绝缘体上的第三导电体，第二晶体管包括第一金属氧化物上的第四导电体及第三绝缘体以及第三绝缘体上的第五导电体，第一绝缘体的侧面包括与第四导电体接触的部分，第四导电体的端部包括位于第一绝缘体的端部的外侧的部分，第二绝缘体位于第一导电体与第二导电体之间，金属氧化物与第三导电体隔着第二绝缘体重叠，第三绝缘体位于第一导电体与第四导电体之间，并且金属氧化物与第五导电体隔着第三绝缘体重叠。

公开(公告)号：CN113013256B

公开(公告)日：2024-06-14

申请号：CN202110153141.7

申请日：2021-02-04

Applicant: 上海华力集成电路制造有限公司

Inventor： 翁文寅

IPC: H01L29/792 ,  H01L21/336 ,  H01L29/423 ,  H10B43/35

Abstract: 本发明公开了一种分栅MONOS闪存的闪存单元结构包括：从漏区到源区的方向上，沟道区分成第一段沟道子区和第二段沟道子区，第一栅极结构和第二栅极结构分别位于第一和第二段沟道子区的表面上方并控制对应沟道段的导通和关断。第一栅极结构采用第一高介电常数金属栅组成，第二栅极结构采用ONO层叠加第二高介电常数金属栅组成。第一栅极结构的形成区域采用第一伪栅极结构定义，第二高介电常数金属栅的形成区域采用第二伪栅极结构定义。第一和第二高介电常数金属栅具有相同的工艺结构。本发明还公开了一种分栅MONOS闪存的制造方法，本发明能缩小闪存单元结构的尺寸且具有方便制作的结构，能形成在较小技术节点的鳍体上。

公开(公告)号：CN117715432A

公开(公告)日：2024-03-15

申请号：CN202311159640.2

申请日：2023-09-08

Applicant: 三星电子株式会社

Inventor： 郑在珉 ,  金秉柱 ,  朴圆浚 ,  李烔和 ,  千昌宪 ,  崔铜成

IPC: H10B43/27 ,  G11C16/04 ,  G11C5/06 ,  H10B43/35 ,  H01L29/792 ,  H01L29/22 ,  H01L29/24

Abstract: 本公开涉及半导体器件和包括其的电子系统。该半导体器件包括：多个栅电极，在基板上在垂直方向上彼此间隔开；多个沟道结构，分别穿透多个栅电极并且在垂直方向上延伸，每个沟道结构包括沟道层和栅极绝缘层，沟道层具有第一氧化物半导体沟道层和第二氧化物半导体沟道层的堆叠结构，第一氧化物半导体沟道层和第二氧化物半导体沟道层具有不同导电性，栅极绝缘层设置在沟道层与所述多个栅电极中的每个之间；以及多条位线，设置在所述多个沟道结构上并且分别连接到所述多个沟道结构，栅极绝缘层、第一氧化物半导体沟道层和第二氧化物半导体沟道层被依次设置。

公开(公告)号：CN112262475B

公开(公告)日：2024-01-23

申请号：CN201880094520.X

申请日：2018-11-30

Applicant: 铠侠股份有限公司

Inventor： 内村康宏 ,  滨田龙文 ,  五月女真一 ,  九鬼知博 ,  大岛康礼 ,  有隅修

IPC: H10B43/27 ,  H01L21/336 ,  H10B41/35 ,  H10B41/27 ,  H10B43/35 ,  H01L29/788 ,  H01L29/792

Abstract: 本发明提高存储装置的成品率。实施方式的存储装置具备：衬底(100)；结构体(50)，包含积层在衬底(100)上的多个导电层(70)；以及柱(MP)，设置在结构体(50)内，且包含朝相对于衬底(100)的表面垂直的方向延伸的半导体层第1部分(820)与衬底(100)之间的第2部分(824)，第1部分(820)的膜厚(T1)比所述第2部分(822)的膜厚(T2)厚。(82)；且半导体层(82)包含第1部分(820)、以及

公开(公告)号：CN117276353A

公开(公告)日：2023-12-22

申请号：CN202311426812.8

申请日：2018-06-21

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  木村肇

IPC: H01L29/792 ,  G11C16/04 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/768 ,  H01L29/788 ,  H01L29/786 ,  H10B43/27 ,  H10B41/27 ,  H10B43/10

Abstract: 提供一种半导体装置、半导体晶片、存储装置及电子设备。一种包括第一至第四绝缘体、第一导电体、第二导电体及第一半导体的半导体装置，其中第一半导体包括第一面及第二面。第一导电体的第一侧面在于第一半导体的第一面，第一绝缘体的第一侧面在于第一导电体的第二侧面。第二绝缘体在于包括第一绝缘体的第二侧面及顶面、第一导电体的顶面、第一半导体的第二面的区域。第三绝缘体在于第二绝缘体的形成面，第四绝缘体在于第三绝缘体的形成面。第二导电体在于形成有第四绝缘体的区域中的与第一半导体的第二面重叠的区域。第三绝缘体具有储存电荷的功能。通过对第二导电体供应电位，隔着第二绝缘体在第一半导体的第二面和第三绝缘体之间引起隧道电流。

公开(公告)号：CN110832640B

公开(公告)日：2023-12-08

申请号：CN201880042866.5

申请日：2018-06-21

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  木村肇

IPC: H10B43/27 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H10B41/27

Abstract: 提供一种存储容量大的半导体装置。一种包括第一至第四绝缘体、第一导电体、第二导电体及第一半导体的半导体装置，其中第一半导体包括第一面及第二面。第一导电体的第一侧面在于第一半导体的第一面，第一绝缘体的第一侧面在于第一导电体的第二侧面。第二绝缘体在于包括第一绝缘体的第二侧面及顶面、第一导电体的顶面、第一半导体的第二面的区域。第三绝缘体在于第二绝缘体的形成面，第四绝缘体在于第三绝缘体的形成面。第二导电体在于形成有第四绝缘体的区域中的与第一半导体的第二面重叠的区域。第三绝缘体具有储存电荷的功能。通过对第