-
公开(公告)号：CN107302350A
公开(公告)日：2017-10-27
申请号：CN201710515078.0
申请日：2014-03-14
Applicant: 高通股份有限公司
Inventor： M·J·布鲁诺利
IPC: H03K3/037
Abstract: 本文涉及低功率架构，其中描述了用于在阈下区域附近或阈下区域中操作晶体管以降低功耗的系统和方法。在一个实施例中，一种用于低功率操作的方法包括经由包括多个晶体管的时钟路径(225)将时钟信号(Ck)发送到触发器(150)，其中该时钟信号具有与高于时钟路径(225)中的晶体管的阈值电压的高电压(VH)相对应的高状态。该方法还包括经由包括多个晶体管的数据路径(135)将数据信号(D)发送到该触发器(150)，其中该数据信号具有与低于数据路径(135)中的晶体管的阈值电压的低电压(VL)相对应的高状态。该方法还包括在触发器(150)处使用时钟信号(Ck)来锁存数据信号(D)。
-
公开(公告)号：CN106415723A
公开(公告)日：2017-02-15
申请号：CN201580030572.7
申请日：2015-05-15
Applicant: 高通股份有限公司
IPC: G11C5/06 , G11C7/02 , G11C7/10 , G11C11/4076 , G11C11/4096 , G11C29/02 , H03K19/0185
CPC classification number: G11C11/4076 , G06F13/4086 , G06F13/4243 , G11C5/063 , G11C7/02 , G11C7/1048 , G11C7/1057 , G11C7/1066 , G11C7/1069 , G11C7/1072 , G11C7/1084 , G11C7/1093 , G11C7/222 , G11C11/4093 , G11C11/4096 , G11C29/022 , G11C29/023 , G11C29/028 , G11C2207/105 , H03K19/018521 , H03K19/018528 , H03K19/018557 , H04L25/0278 , H04L25/0298 , Y02D10/14 , Y02D10/151
Abstract: 提供了一种源同步系统，其中非一致接口可存在于数据源端点以及数据阱端点中。
-
公开(公告)号：CN106415511B
公开(公告)日：2020-08-28
申请号：CN201580005630.0
申请日：2015-01-20
Applicant: 高通股份有限公司
Abstract: 公开了用于动态随机存取存储器(DRAM)接口的串行数据传输。代替引起偏斜问题的并行数据传输，本公开的示例性方面在总线的单个通道上串行传送码字的比特。因为总线是高速总线，即使比特逐一(即，串行地)传入，码字的第一比特的抵达和最后一个比特的抵达之间的时间仍然相对较短。类似地，因为比特串行抵达，所以比特之间的偏斜变得无关。这些比特在给定时间量内聚合并被加载到存储器阵列中。
-
公开(公告)号：CN105637761B
公开(公告)日：2018-04-13
申请号：CN201480056527.4
申请日：2014-10-14
Applicant: 高通股份有限公司
CPC classification number: H03K19/0005 , H03K5/06 , H03K6/04 , H03K19/017545 , H03K19/018528 , H04L25/0278 , H04L25/05
Abstract: 一种用于通过输出焊盘来驱动数据输出信号的输出驱动器包括用以校准输出焊盘的阻抗的多条校准路径。取决于期望阻抗，校准路径中的各个校准路径被选择性地耦合到输出焊盘。每一所选校准路径向数据节点添加电容性负载，这影响数据输出信号的转换速率。为了按照校准路径选择来调整数据节点上的电容性负载，输出驱动器包括对应于该多条校准路径的多个可选电容器。如果校准路径未被选择耦合到输出焊盘，则对应的可选电容器电容性地加载该数据节点。
-
公开(公告)号：CN107112052A
公开(公告)日：2017-08-29
申请号：CN201580058164.2
申请日：2015-10-06
Applicant: 高通股份有限公司
IPC: G11C29/02 , G11C7/10 , H03K5/156 , G11C29/04 , H03K19/0185
CPC classification number: G11C7/109 , G11C7/1051 , G11C7/1063 , G11C7/1066 , G11C7/222 , G11C29/022 , G11C29/023 , G11C29/028 , G11C2029/0409 , H03K3/017 , H03K5/1565 , H03K19/018507
Abstract: 一种驱动器电路包括输出驱动器(308)，该输出驱动器包括多条输出驱动器支路。该驱动器电路进一步包括占空比调节器(316)，其被配置成调节提供给输出驱动器的信号的占空比。该驱动器电路进一步包括隔离模块(320)，其被配置成将输出驱动器支路中的至少一条输出驱动器支路与该输出驱动器支路中的剩余输出驱动器支路隔离。该驱动器电路进一步包括占空比监视器，其被配置成在至少一条输出驱动器支路与剩余输出驱动器支路隔离时监视该至少一条输出驱动器支路的输出以及将所监视的输出提供给占空比调节器。
-
Patent Agency Ranking
公开(公告)号：CN105917312A
公开(公告)日：2016-08-31
申请号：CN201580004085.3
申请日：2015-01-08
Applicant: 高通股份有限公司
CPC classification number: G11C7/1063 , G06F11/1004 , G06F11/1048 , G06F12/00 , G11C11/406 , G11C11/40611 , G11C11/4076
Abstract: 公开了动态随机存取存储器(DRAM)反向通道通信系统和方法。在一方面，反向通道通信系统允许DRAM向片上系统(SoC)、应用处理器(AP)或其他存储器控制器传达纠错信息和刷新警报信息。
-
公开(公告)号：CN107302350B
公开(公告)日：2020-11-27
申请号：CN201710515078.0
申请日：2014-03-14
Applicant: 高通股份有限公司
Inventor： M·J·布鲁诺利
IPC: H03K3/037
Abstract: 本文涉及低功率架构，其中描述了用于在阈下区域附近或阈下区域中操作晶体管以降低功耗的系统和方法。在一个实施例中，一种用于低功率操作的方法包括经由包括多个晶体管的时钟路径(225)将时钟信号(Ck)发送到触发器(150)，其中该时钟信号具有与高于时钟路径(225)中的晶体管的阈值电压的高电压(VH)相对应的高状态。该方法还包括经由包括多个晶体管的数据路径(135)将数据信号(D)发送到该触发器(150)，其中该数据信号具有与低于数据路径(135)中的晶体管的阈值电压的低电压(VL)相对应的高状态。该方法还包括在触发器(150)处使用时钟信号(Ck)来锁存数据信号(D)。
-
-
公开(公告)号：CN105934796A
公开(公告)日：2016-09-07
申请号：CN201580005381.5
申请日：2015-01-06
Applicant: 高通股份有限公司
IPC: G11C29/02
CPC classification number: G11C7/1072 , G11C29/022 , G11C29/028
Abstract: 公开了使用端口对端口环回来提供动态随机存取存储器(DRAM)系统的存储器训练以及相关方法、系统和装置。在一个方面，DRAM系统内的第一端口经由环回连接耦合至第二端口。训练信号从片上系统(SoC)发送给第一端口，并且通过该环回连接被传递给第二端口。该训练信号随后被返回给SoC，在此可由SoC的闭环训练引擎检查。可记录对应于硬件参数的训练结果，并且可重复该过程直至在该闭环训练引擎处达成该硬件参数的最优结果。通过使用端口对端口环回配置，可较快速地且以较低的引导存储器使用来训练关于定时、功率的DRAM系统参数以及与DRAM系统相关联的其他参数。
-
公开(公告)号：CN105659499A
公开(公告)日：2016-06-08
申请号：CN201480056988.1
申请日：2014-10-14
Applicant: 高通股份有限公司
IPC: H03K19/00 , G11C7/10 , H03K19/003 , H04L25/02
CPC classification number: H03K3/01 , G11C7/1057 , H03K19/0005 , H03K19/00315 , H04L25/0278
Abstract: 配置成驱动输出节点的输出驱动器包括具有多条支路的下拉区段以及具有多条上拉支路的上拉区段。每条支路和上拉支路包括数据路径和校准路径。下拉区段中的数据路径被配置成响应于互补数据输出信号的断言而导电至接地，而上拉区段中的数据路径被配置成响应于该互补数据输出信号的解除断言而导电至电源节点。
-
-
-
-
-
-
-
-
-
Search Results
23
records
(took 0.022 seconds)
