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公开(公告)号：CN111221752B
公开(公告)日：2021-07-23
申请号：CN202010002949.0
申请日：2020-01-02
Applicant: 飞腾信息技术有限公司
Abstract: 本发明公开了一种SOC中模块接口时序的优化方法，本发明采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。本发明充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；同时只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。
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公开(公告)号：CN110795899B
公开(公告)日：2023-11-28
申请号：CN201911081421.0
申请日：2019-11-07
Applicant: 飞腾信息技术有限公司
IPC: G06F30/32
Abstract: 本发明提供了一种芯片上电控制装置，包括电源关断PSO链，该PSO链包括按照上电先后顺序分布的多条PSO子链，多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路，可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always‑on单元的使用，减小可关断模块的设计面积和走线资源开销，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。
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公开(公告)号：CN111177996A
公开(公告)日：2020-05-19
申请号：CN202010002981.9
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398 , G06F119/18
Abstract: 本发明公开了一种优化集成电路可制造性的特殊图形规避方法，所述集成电路后端流程包括设计数据输入，布图规划，布局，时钟树综合和布线五个基本步骤，在上述步骤完成后，对生成的集成电路版图进行分析，查找出芯片制造厂商制造成功率低于预设阈值的图形，并根据所述图形决定相关联标准单元在特定放置方向上不能相邻；然后根据后端流程步骤布线route完成后提取出来的版图图形结果，将形成的单元限制文件增补到设计数据输入init阶段的工艺厂商提供的文件列表里，重新进行设计数据的读入，接着重新进行整个后端的设计流程。本发明不需要修改工艺厂商以及EDA工具厂商所提供的工艺制造相关的文件，也不需要补充EDA工具厂商新的文件格式。
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Patent Agency Ranking
公开(公告)号：CN110555269B
公开(公告)日：2023-04-18
申请号：CN201910824725.5
申请日：2019-09-02
Applicant: 飞腾信息技术有限公司
IPC: G06F30/396 , G06F15/78 , G06F115/06
Abstract: 本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
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公开(公告)号：CN111221752A
公开(公告)日：2020-06-02
申请号：CN202010002949.0
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明公开了一种SOC中模块接口时序的优化方法，本发明采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。本发明充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；同时只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。
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公开(公告)号：CN111177996B
公开(公告)日：2023-06-30
申请号：CN202010002981.9
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398 , G06F119/18
Abstract: 本发明公开了一种优化集成电路可制造性的特殊图形规避方法，所述集成电路后端流程包括设计数据输入，布图规划，布局，时钟树综合和布线五个基本步骤，在上述步骤完成后，对生成的集成电路版图进行分析，查找出芯片制造厂商制造成功率低于预设阈值的图形，并根据所述图形决定相关联标准单元在特定放置方向上不能相邻；然后根据后端流程步骤布线route完成后提取出来的版图图形结果，将形成的单元限制文件增补到设计数据输入init阶段的工艺厂商提供的文件列表里，重新进行设计数据的读入，接着重新进行整个后端的设计流程。本发明不需要修改工艺厂商以及EDA工具厂商所提供的工艺制造相关的文件，也不需要补充EDA工具厂商新的文件格式。
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公开(公告)号：CN110795899A
公开(公告)日：2020-02-14
申请号：CN201911081421.0
申请日：2019-11-07
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/32
Abstract: 本发明提供了一种芯片上电控制装置，包括电源关断PSO链，该PSO链包括按照上电先后顺序分布的多条PSO子链，多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路，可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always-on单元的使用，减小可关断模块的设计面积和走线资源开销，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。
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公开(公告)号：CN110555269A
公开(公告)日：2019-12-10
申请号：CN201910824725.5
申请日：2019-09-02
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
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