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公开(公告)号：CN111488717B
公开(公告)日：2022-06-10
申请号：CN202010294974.0
申请日：2020-04-15
Applicant: 飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/398 , G06F30/392 , G06F119/12 , G06F115/02
Abstract: 本发明提供了一种标准单元时序模型的抽取方法、装置、设备及存储介质，该抽取方法包括：将需抽取时序模型的第一标准单元放置于版图的中心位置；从标准单元库中随机选择需添加于第一标准单元周围的多个第二标准单元；在版图中对多个第二标准单元进行布局摆放，得到版图文件；对版图文件中的电源线的连接方式、第一标准单元的引脚连接方式以及第二标准单元的引脚连接方式进行处理；对版图文件中的寄生参数进行提取，生成寄生参数网表，根据寄生参数网表，抽取第一标准单元的时序信息；重复上述步骤，直至得到预设数量的时序信息，将预设数量的时序信息的平均值作为第一标准单元的时序模型。本发明能提高标准单元库时序信息的准确性。
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公开(公告)号：CN110555269B
公开(公告)日：2023-04-18
申请号：CN201910824725.5
申请日：2019-09-02
Applicant: 飞腾信息技术有限公司
IPC: G06F30/396 , G06F15/78 , G06F115/06
Abstract: 本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
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公开(公告)号：CN111488717A
公开(公告)日：2020-08-04
申请号：CN202010294974.0
申请日：2020-04-15
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/398 , G06F30/392 , G06F119/12 , G06F115/02
Abstract: 本发明提供了一种标准单元时序模型的抽取方法、装置、设备及存储介质，该抽取方法包括：将需抽取时序模型的第一标准单元放置于版图的中心位置；从标准单元库中随机选择需添加于第一标准单元周围的多个第二标准单元；在版图中对多个第二标准单元进行布局摆放，得到版图文件；对版图文件中的电源线的连接方式、第一标准单元的引脚连接方式以及第二标准单元的引脚连接方式进行处理；对版图文件中的寄生参数进行提取，生成寄生参数网表，根据寄生参数网表，抽取第一标准单元的时序信息；重复上述步骤，直至得到预设数量的时序信息，将预设数量的时序信息的平均值作为第一标准单元的时序模型。本发明能提高标准单元库时序信息的准确性。
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公开(公告)号：CN110717309B
公开(公告)日：2023-10-24
申请号：CN201910959194.0
申请日：2019-10-10
Applicant: 飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398
Abstract: 本发明提供了一种冗余金属填充方法、装置、设备及计算机可读存储介质，其中该方法包括：获取待填充集成电路版图；其中，所述集成电路版图时序收敛；从所述集成电路版图的设计电路中筛选出对填充金属敏感的信号路径；获取所述信号路径的物理信息；根据物理设计要求和所述物理信息，得到所述集成电路版图中禁止填充冗余金属的定制层区域；对所述集成电路版图中除所述定制层区域以外的区域进行冗余金属填充。本发明能削弱对冗余金属填充敏感的信号路径与冗余金属填充之间的耦合噪声。
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公开(公告)号：CN110795909A
公开(公告)日：2020-02-14
申请号：CN201911081410.2
申请日：2019-11-07
Applicant: 天津飞腾信息技术有限公司
Inventor： 宋振坤 , 田金峰 , 马卓 , 丁军锋 , 张少华 , 周朝旭 , 王春雷 , 宋佳利 , 欧平 , 张明 , 郭御风 , 李珊珊 , 李振虎 , 赵旭野 , 魏龙文 , 薛彤 , 刘登龙 , 吉博林
IPC: G06F30/392
Abstract: 本发明提供了一种片上电源开关链的构建方法、装置、设备及存储介质，其中该构建方法包括：获取片上系统中目标模块的中心区域和缝隙区域内所有门控电源单元psw的坐标位置信息；对中心区域内的psw进行连接，形成第一psw闭环链；获取目标模块的门控电源单元触发信号的坐标位置信息；在第一psw闭环链中接入门控电源单元触发信号和门控电源单元响应信号；对缝隙区域内的psw进行连接，形成第二psw闭环链；确定中心区域内所有psw中距离缝隙区域最近的目标psw；以目标psw为接入点，将第二psw闭环链接入第一psw闭环链，形成片上电源开关链。本发明能快速处理模块中的psw串链，准确的实现psw的最优连接，避免出现冗长的连接线，防止绕线拥塞。
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Patent Agency Ranking
公开(公告)号：CN111177996B
公开(公告)日：2023-06-30
申请号：CN202010002981.9
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398 , G06F119/18
Abstract: 本发明公开了一种优化集成电路可制造性的特殊图形规避方法，所述集成电路后端流程包括设计数据输入，布图规划，布局，时钟树综合和布线五个基本步骤，在上述步骤完成后，对生成的集成电路版图进行分析，查找出芯片制造厂商制造成功率低于预设阈值的图形，并根据所述图形决定相关联标准单元在特定放置方向上不能相邻；然后根据后端流程步骤布线route完成后提取出来的版图图形结果，将形成的单元限制文件增补到设计数据输入init阶段的工艺厂商提供的文件列表里，重新进行设计数据的读入，接着重新进行整个后端的设计流程。本发明不需要修改工艺厂商以及EDA工具厂商所提供的工艺制造相关的文件，也不需要补充EDA工具厂商新的文件格式。
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公开(公告)号：CN110795899A
公开(公告)日：2020-02-14
申请号：CN201911081421.0
申请日：2019-11-07
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/32
Abstract: 本发明提供了一种芯片上电控制装置，包括电源关断PSO链，该PSO链包括按照上电先后顺序分布的多条PSO子链，多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路，可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always-on单元的使用，减小可关断模块的设计面积和走线资源开销，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。
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公开(公告)号：CN110717309A
公开(公告)日：2020-01-21
申请号：CN201910959194.0
申请日：2019-10-10
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398
Abstract: 本发明提供了一种冗余金属填充方法、装置、设备及计算机可读存储介质，其中该方法包括：获取待填充集成电路版图；其中，所述集成电路版图时序收敛；从所述集成电路版图的设计电路中筛选出对填充金属敏感的信号路径；获取所述信号路径的物理信息；根据物理设计要求和所述物理信息，得到所述集成电路版图中禁止填充冗余金属的定制层区域；对所述集成电路版图中除所述定制层区域以外的区域进行冗余金属填充。本发明能削弱对冗余金属填充敏感的信号路径与冗余金属填充之间的耦合噪声。
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公开(公告)号：CN110555269A
公开(公告)日：2019-12-10
申请号：CN201910824725.5
申请日：2019-09-02
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
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公开(公告)号：CN110795899B
公开(公告)日：2023-11-28
申请号：CN201911081421.0
申请日：2019-11-07
Applicant: 飞腾信息技术有限公司
IPC: G06F30/32
Abstract: 本发明提供了一种芯片上电控制装置，包括电源关断PSO链，该PSO链包括按照上电先后顺序分布的多条PSO子链，多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路，可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always‑on单元的使用，减小可关断模块的设计面积和走线资源开销，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。
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