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公开(公告)号：CN111177996B
公开(公告)日：2023-06-30
申请号：CN202010002981.9
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398 , G06F119/18
Abstract: 本发明公开了一种优化集成电路可制造性的特殊图形规避方法，所述集成电路后端流程包括设计数据输入，布图规划，布局，时钟树综合和布线五个基本步骤，在上述步骤完成后，对生成的集成电路版图进行分析，查找出芯片制造厂商制造成功率低于预设阈值的图形，并根据所述图形决定相关联标准单元在特定放置方向上不能相邻；然后根据后端流程步骤布线route完成后提取出来的版图图形结果，将形成的单元限制文件增补到设计数据输入init阶段的工艺厂商提供的文件列表里，重新进行设计数据的读入，接着重新进行整个后端的设计流程。本发明不需要修改工艺厂商以及EDA工具厂商所提供的工艺制造相关的文件，也不需要补充EDA工具厂商新的文件格式。
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公开(公告)号：CN110795899A
公开(公告)日：2020-02-14
申请号：CN201911081421.0
申请日：2019-11-07
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/32
Abstract: 本发明提供了一种芯片上电控制装置，包括电源关断PSO链，该PSO链包括按照上电先后顺序分布的多条PSO子链，多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路，可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always-on单元的使用，减小可关断模块的设计面积和走线资源开销，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。
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公开(公告)号：CN110555269A
公开(公告)日：2019-12-10
申请号：CN201910824725.5
申请日：2019-09-02
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
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公开(公告)号：CN111046624B
公开(公告)日：2024-04-30
申请号：CN201911302565.4
申请日：2019-12-17
Applicant: 飞腾信息技术有限公司
IPC: G06F30/396 , G06F13/40
Abstract: 本发明提供了一种芯片模块接口时钟结构的构建方法、装置、设备及介质，其中该构建方法包括：对芯片中目标模块的所有接口进行分类，并根据分类结果构建所述目标模块接口的树状结构；提取所述所有接口的接口寄存器；根据所述树状结构和提取到的接口寄存器，构建所述目标模块的接口寄存器时钟子树；其中，所述接口寄存器时钟子树包含多级节点。本发明能使得在对芯片进行静态时序分析发现模块之间有时序违反时，通过调节接口寄存器时钟子树各级节点的时钟延时，即可快速高效的修复因时钟偏差引起的时序违反，提高模块接口的时序修复效率。
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公开(公告)号：CN110795899B
公开(公告)日：2023-11-28
申请号：CN201911081421.0
申请日：2019-11-07
Applicant: 飞腾信息技术有限公司
IPC: G06F30/32
Abstract: 本发明提供了一种芯片上电控制装置，包括电源关断PSO链，该PSO链包括按照上电先后顺序分布的多条PSO子链，多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路，可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always‑on单元的使用，减小可关断模块的设计面积和走线资源开销，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。
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Patent Agency Ranking
公开(公告)号：CN110795909B
公开(公告)日：2023-10-24
申请号：CN201911081410.2
申请日：2019-11-07
Applicant: 飞腾信息技术有限公司
Inventor： 宋振坤 , 田金峰 , 马卓 , 丁军锋 , 张少华 , 周朝旭 , 王春雷 , 宋佳利 , 欧平 , 张明 , 郭御风 , 李珊珊 , 李振虎 , 赵旭野 , 魏龙文 , 薛彤 , 刘登龙 , 吉博林
IPC: G06F30/392
Abstract: 本发明提供了一种片上电源开关链的构建方法、装置、设备及存储介质，其中该构建方法包括：获取片上系统中目标模块的中心区域和缝隙区域内所有门控电源单元psw的坐标位置信息；对中心区域内的psw进行连接，形成第一psw闭环链；获取目标模块的门控电源单元触发信号的坐标位置信息；在第一psw闭环链中接入门控电源单元触发信号和门控电源单元响应信号；对缝隙区域内的psw进行连接，形成第二psw闭环链；确定中心区域内所有psw中距离缝隙区域最近的目标psw；以目标psw为接入点，将第二psw闭环链接入第一psw闭环链，形成片上电源开关链。本发明能快速处理模块中的psw串链，准确的实现psw的最优连接，避免出现冗长的连接线，防止绕线拥塞。
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公开(公告)号：CN111209714B
公开(公告)日：2023-09-15
申请号：CN202010037199.0
申请日：2020-01-14
Applicant: 飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/392 , G06F115/06
Abstract: 本发明提供了一种片上系统敏感信号线的时序优化装置，包括：设置于敏感信号线周围的电源屏蔽线，所述电源屏蔽线的电源端与片上系统的电源电路的输出端连接；其中，所述敏感信号线为所述片上系统进行静态时序分析时时序违例路径上的信号线。本发明能在不影响信号线周边不需要做优化的路径的情况下，控制信号线的传播延迟，完成信号线的时序优化，提高片上系统的时序优化效率。
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公开(公告)号：CN110569596B
公开(公告)日：2023-05-23
申请号：CN201910845557.8
申请日：2019-09-02
Applicant: 飞腾信息技术有限公司
IPC: G06F30/39
Abstract: 本发明提供了一种片上系统的混合时钟树结构，片上系统的时钟主干路径上的多个门控单元位于所述片上系统时钟结构的中心位置，所述多个门控单元包括沿时钟信号传播方向依次设置的第一级门控单元和第二级门控单元以及第三级门控单元，各级门控单元的输出端口均设有H‑tree，所述第一级门控单元和所述第二级门控单元的输出端口处均以其输出端口为根节点形成有多叉树时钟树。本发明可以根据时钟结构和负载情况，灵活的在时钟的不同分支门控之后建立规模相对较小的多棵H‑tree，在局部负载较小的时钟树分支上基于多叉树的方案产生时钟树，使得多叉树产生的时钟树长度小于同层次之下H‑tree的时钟延迟，使得整个时钟树的延迟达到最短。
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公开(公告)号：CN111177996A
公开(公告)日：2020-05-19
申请号：CN202010002981.9
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/398 , G06F119/18
Abstract: 本发明公开了一种优化集成电路可制造性的特殊图形规避方法，所述集成电路后端流程包括设计数据输入，布图规划，布局，时钟树综合和布线五个基本步骤，在上述步骤完成后，对生成的集成电路版图进行分析，查找出芯片制造厂商制造成功率低于预设阈值的图形，并根据所述图形决定相关联标准单元在特定放置方向上不能相邻；然后根据后端流程步骤布线route完成后提取出来的版图图形结果，将形成的单元限制文件增补到设计数据输入init阶段的工艺厂商提供的文件列表里，重新进行设计数据的读入，接着重新进行整个后端的设计流程。本发明不需要修改工艺厂商以及EDA工具厂商所提供的工艺制造相关的文件，也不需要补充EDA工具厂商新的文件格式。
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公开(公告)号：CN110569596A
公开(公告)日：2019-12-13
申请号：CN201910845557.8
申请日：2019-09-02
Applicant: 天津飞腾信息技术有限公司
IPC: G06F17/50
Abstract: 本发明提供了一种片上系统的混合时钟树结构，片上系统的时钟主干路径上的多个门控单元位于所述片上系统时钟结构的中心位置，所述多个门控单元包括沿时钟信号传播方向依次设置的第一级门控单元和第二级门控单元以及第三级门控单元，各级门控单元的输出端口均设有H-tree，所述第一级门控单元和所述第二级门控单元的输出端口处均以其输出端口为根节点形成有多叉树时钟树。本发明可以根据时钟结构和负载情况，灵活的在时钟的不同分支门控之后建立规模相对较小的多棵H-tree，在局部负载较小的时钟树分支上基于多叉树的方案产生时钟树，使得多叉树产生的时钟树长度小于同层次之下H-tree的时钟延迟，使得整个时钟树的延迟达到最短。
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