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公开(公告)号：CN115331718A
公开(公告)日：2022-11-11
申请号：CN202210921382.6
申请日：2022-08-02
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例提供一种数据传输装置、方法、存储器及存储系统。其中，所述数据传输装置包括：后写入发生器，所述后写入发生器被配置为：在某一写入操作周期结束之后，生成后写入时钟信号，所述后写入时钟信号用于使待写入数据中的剩余数据能够被加载到存储器中的页缓存器；其中，所述待写入数据为期望在所述写入操作周期加载到所述页缓存器中的数据；所述剩余数据为在所述写入操作周期所述待写入数据中未能加载到所述页缓存器的数据。
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公开(公告)号：CN108832915A
公开(公告)日：2018-11-16
申请号：CN201811069756.6
申请日：2018-09-13
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。
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公开(公告)号：CN120071989A
公开(公告)日：2025-05-30
申请号：CN202410063419.5
申请日：2024-01-16
Applicant: 长江存储科技有限责任公司
IPC: G11C11/409 , G11C11/4096 , G11C7/22
Abstract: 本公开实施例公开了一种存储器及其操作方法、存储器系统，该存储器包括：M个存储体；M为大于1的整数；外围电路，包括：控制信号合成电路以及第一读取数据寄存器；其中，控制信号合成电路包括多个输入端和第一输出端，每个输入端与一个存储体对应连接，第一输出端与第一读取数据寄存器连接；控制信号合成电路被配置为通过控制信号合成电路的多个输入端接收多个控制信号，并通过第一输出端输出总控制信号；控制信号合成电路中每个输入端至第一输出端的路径长度相等；第一读取数据寄存器被配置为接收总控制信号，以及从M个存储体中至少一个读取的读取数据，并基于总控制信号输出读取数据。
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公开(公告)号：CN120015074A
公开(公告)日：2025-05-16
申请号：CN202311545971.X
申请日：2023-11-16
Applicant: 长江存储科技有限责任公司
IPC: G11C7/22
Abstract: 本申请实施例公开一种存储器装置、操作方法及存储器系统。其中，所述存储器装置包括：偏置生成电路，被配置为：根据所述存储器装置的数据传输速率生成目标偏置信号；所述目标偏置信号随预设数据传输速率范围变化而变化；时钟缓冲电路，与所述偏置生成电路耦接，被配置为：基于所述目标偏置信号对与所述数据传输速率匹配的输入时钟信号进行转换处理，获得所述存储器装置使用的目标时钟信号。
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公开(公告)号：CN110620568B
公开(公告)日：2023-10-03
申请号：CN201910877648.X
申请日：2019-09-17
Applicant: 长江存储科技有限责任公司
IPC: H03K3/017
Abstract: 本发明实施例提供了一种占空比校准装置及方法。其中，所述占空比校准装置包括：占空比检测电路，用于基于时钟信号，生成第一信号和第二信号；所述第一信号承载了所述时钟信号中高电平部分的信息；所述第二信号承载了所述时钟信号中低电平部分的信息；边沿检测电路，用于检测所述第一信号中的第一个变化边沿以及所述第二信号中的第一个变化边沿，得到检测结果；控制电路，用于基于得到的检测结果，生成第一控制信号；占空比调节电路，用于根据所述第一控制信号对所述时钟信号进行校准。如此，能够对高速时钟信号的校准进行快速响应，以实现对高速时钟信号的快速校准。
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Patent Agency Ranking
公开(公告)号：CN113519026A
公开(公告)日：2021-10-19
申请号：CN202180001821.5
申请日：2021-06-03
Applicant: 长江存储科技有限责任公司
Abstract: 本公开的方面提供了一种半导体器件。例如，半导体器件可以包括第一串并转换器、第二串并转换器以及耦合到第一串并转换器和第二串并转换器的写入数据转换器。第一串并转换器可以被配置为基于一组写入时钟信号将串行数据转换为并行数据，因此并行数据具有关于该组写入时钟信号的第一时序对准。第二串并转换器可以被配置为基于该组写入时钟信号生成掩码图案，因此掩码图案具有关于该组写入时钟信号的第二时序对准。写入数据转换器可以被配置为基于并行数据和掩码图案生成有效数据。
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公开(公告)号：CN112106139A
公开(公告)日：2020-12-18
申请号：CN202080001907.3
申请日：2020-08-13
Applicant: 长江存储科技有限责任公司
IPC: G11C11/407
Abstract: 本公开内容的各方面提供半导体存储设备。半导体存储设备包括存储单元阵列和与该存储单元阵列耦合的外围电路。存储单元阵列包括多个存储单元。外围电路包括可编程逻辑电路，该可编程逻辑电路被配置为在半导体存储设备上电之后执行逻辑功能。
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公开(公告)号：CN113261063B
公开(公告)日：2023-05-02
申请号：CN202180001099.5
申请日：2021-03-31
Applicant: 长江存储科技有限责任公司
IPC: G11C13/00
Abstract: 在特定方面，一种用于ZQ电阻器校准的电路可以包括第一输入，被配置为接收第一默认配置。该电路还可以包括第二输入，被配置为接收基于第一比较的第一校准值。该电路还可以包括第一输出，被配置为提供用于第一电阻器类别的第一电阻器代码。该电路可以另外包括第二输出，被配置为提供用于与第一电阻器类别不同的第二电阻器类别的第二电阻器代码。该电路还可以包括第一逻辑电路，被配置为接收来自第一输入的信号和来自第二输入的信号，并且将信号提供到第一输出。到第一输出的信号可以包括第一电阻器代码。第一电阻器代码可以与第二电阻器代码不同。
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公开(公告)号：CN113659979A
公开(公告)日：2021-11-16
申请号：CN202110960569.2
申请日：2021-08-20
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供了一种延迟锁相环及其延迟线锁定方法、装置、介质及系统，方法包括：获取包括延迟锁相环的系统的条件参数和预先存储的锁定值；在预先存储的锁定值中确定条件参数对应的初始锁定值；以及响应于根据初始锁定值确定出延迟锁相环的延迟线满足锁定条件，对当前的延迟线进行锁定。通过预先存储多个延迟线的锁定值，并结合系统的条件参数选择适合系统的锁定值开始调整延迟线，使得初始锁定值尽可能地接近系统最终的锁定值，大大减少延迟线的调整次数，从而减少延迟线的锁定时间，进而减少系统运行时时钟信号不同步的时间，尽可能地减小对系统运行的影响。
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公开(公告)号：CN108832915B
公开(公告)日：2024-05-14
申请号：CN201811069756.6
申请日：2018-09-13
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。
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