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公开(公告)号：CN116827272A
公开(公告)日：2023-09-29
申请号：CN202310610445.0
申请日：2023-05-26
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 西安电子科技大学
Abstract: 本发明实施例提供一种斩波放大器电路及设备，属于放大器技术领域。所述斩波放大器电路包括：沿该斩波放大器电路的输入端至输出端依次连接的第一级斩波器、第一级放大器、第二级斩波器和第二级放大器；以及反馈回路，其设置在所述第一级放大器的输出端与信号补偿端之间，被配置为滤除所述第一级放大器的输出信号中的失调电压和1/f噪声，并将进行所述滤除所得的信号反馈至所述第一级放大器的所述信号补偿端。本发明实施例在第一级放大器后设置反馈回路，以抑制所述第一级放大器的输出信号中的失调电压和1/f噪声。
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公开(公告)号：CN113990866B
公开(公告)日：2023-05-09
申请号：CN202111622482.0
申请日：2021-12-28
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC: H01L27/02
Abstract: 本发明实施例提供一种硅控整流器、芯片及电路，所述硅控整流器包括：衬底，所述衬底上方设有N阱区和P阱区；所述N阱区和P阱区上方依次设有第一N+区、第一P+区、第三区、第二N+区及第二P+区，所述第三区为第三P+区或第三N+区；所述第一N+区和第一P+区均与所述硅控整流器的阳极相连；所述第二N+区和第二P+区均与所述硅控整流器的阴极相连。所述硅控整流器具有更强的泄放电流的能力，大大提升了防护能力。
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公开(公告)号：CN114689955A
公开(公告)日：2022-07-01
申请号：CN202011566708.5
申请日：2020-12-25
Applicant: 北京智芯微电子科技有限公司 , 西安电子科技大学 , 北京芯可鉴科技有限公司
Abstract: 本发明公开了一种用于测试MCU静电放电防护性能的电路及方法，该电路通过在MCU的外围电路中加入ESD干扰信号源，并接入待测试的MCU；然后利用直流电压信号驱动待测试MCU产生无ESD干扰信号的输出波形；获取ESD干扰信号源的参数，并得到ESD干扰信号；将直流电压信号和ESD干扰信号进行共同作用于待测试的MCU，得到有ESD干扰信号的输出波形；将无ESD干扰信号的输出波形和有ESD干扰信号的输出波形进行对比分析，以完成待测试MCU的静电放电防护性能测试评估。本发明提供的测试MCU静电放电防护性能的电路，克服了现有技术中在MCU启动后外围电路无法测试MCU在启动后的ESD干扰的问题，可用于对具有稳定静电放电防护性能的MCU的测试筛选，从而提高集成电路的稳定性。
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公开(公告)号：CN113782528B
公开(公告)日：2022-02-08
申请号：CN202111330860.8
申请日：2021-11-11
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国网江苏省电力有限公司常州供电分公司 , 国家电网有限公司
IPC: H01L27/02 , H01L27/092 , H01L23/552 , H01L21/8238
Abstract: 本发明提供一种半导体器件、集成电路产品以及制造方法，属于半导体器件技术领域。所述半导体器件包括：基体；第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；互连层，具有导电性，与所述第二掺杂区和所述源区有接触。本发明可为半导体器件提供抗电磁干扰能力。
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公开(公告)号：CN116404041A
公开(公告)日：2023-07-07
申请号：CN202211090728.9
申请日：2022-09-07
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L29/40 , H01L29/06
Abstract: 本发明涉及AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法；解决现有的AlGaN/GaN垂直型器件存在较低耐压和较高导通损耗的问题；超结场效应管包括衬底、漏极、在衬底上表面形成两个P型柱区，两个P型柱区之间形成N型漂移区，在P型柱区和N型漂移区上部形成P型阻挡层，在P型阻挡层上形成GaN沟道层和AlGaN势垒层，在AlGaN势垒层上形成源区，源区内设置源极，对N型漂移区、P型阻挡层、GaN沟道层和AlGaN势垒层中部刻蚀形成介质沟槽，在介质沟槽内设置三氧化二铝薄氧化层和SIPOS场板，位于两个SIPOS场板之间的二氧化硅和多晶硅，设置在多晶硅上方的栅极；位于栅极上表面的钝化层；两个源极共接，本发明还提出半超结场效应管以及超结、半超结场效应管的制作方法。
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Patent Agency Ranking
公开(公告)号：CN112397504B
公开(公告)日：2024-04-30
申请号：CN202011280765.7
申请日：2020-11-16
Applicant: 西安电子科技大学
IPC: H01L27/02
Abstract: 本发明公开了一种用于40纳米5V‑CMOS电路的ESD防护装置，包括：P型衬底，P型衬底上设置有相邻的N阱和P阱；其中，N阱内从左至右依次设有第一N+注入区、第一浅沟槽隔离区以及第一P+注入区；N阱和P阱之间跨接有第二P+注入区，第一P+注入区和第二P+注入区之间的表面设有第一栅氧化层区；P阱内从左至右依次设有第二N+注入区、第三N+注入区、第二浅沟槽隔离区以及第三P+注入区，第二N+注入区与第三N+注入区之间的表面设有第二栅氧化层区；第二P+注入区与第二N+注入区之间设有第三浅沟槽隔离区。本发明提供的ESD防护装置降低了器件触发电压，提高了维持电压，克服了传统LVTSCR器件结构的闩锁和潜在失效问题，同时优化了器件的过冲电压特性。
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公开(公告)号：CN113889537B
公开(公告)日：2022-03-04
申请号：CN202111482363.X
申请日：2021-12-07
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L21/762
Abstract: 本发明涉及半导体技术领域，提供一种半导体器件及其制作方法。所述半导体器件包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。本发明在浅槽隔离区域设置相契合的第一隔离部和第二隔离部，通过第二隔离部将寄生沟道延伸至浅槽隔离区域内，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流。
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公开(公告)号：CN113990865A
公开(公告)日：2022-01-28
申请号：CN202111619505.2
申请日：2021-12-28
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC: H01L27/02
Abstract: 本发明实施例提供一种硅控整流器、芯片及电路，该硅控整流器包括：衬底，所述衬底上方设有深阱层，所述深阱层上方设有N阱区和P阱区；所述N阱区和P阱区上方依次设有第一N+区、第一P+区、第二N+区及第二P+区；所述第一N+区和第二P+区相连，所述第一P+区与所述硅控整流器的阳极相连，所述第二N+区与所述硅控整流器的阴极相连；所述第二P+区最外侧设有场氧结构，所述场氧结构位于所述深阱层的上方。该硅控整流器缩短了通路的距离，提高了防护等级。
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公开(公告)号：CN113889537A
公开(公告)日：2022-01-04
申请号：CN202111482363.X
申请日：2021-12-07
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L21/762
Abstract: 本发明涉及半导体技术领域，提供一种半导体器件及其制作方法。所述半导体器件包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。本发明在浅槽隔离区域设置相契合的第一隔离部和第二隔离部，通过第二隔离部将寄生沟道延伸至浅槽隔离区域内，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流。
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公开(公告)号：CN112289852B
公开(公告)日：2021-05-11
申请号：CN202011471670.3
申请日：2020-12-15
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国家电网有限公司 , 国网山东省电力公司营销服务中心(计量中心)
Inventor： 赵东艳 , 王于波 , 陈燕宁 , 付振 , 刘芳 , 王立城 , 庞振江 , 彭业凌 , 张宏涛 , 任晨 , 张龙涛 , 马晓华 , 曹艳荣 , 赵扬 , 周芝梅 , 万勇 , 陈琳 , 杜艳
IPC: H01L29/10 , H01L29/78 , H01L21/336 , H01L21/762
Abstract: 本发明提供一种降低埋氧层泄漏电流的SOI器件结构和一种降低埋氧层泄漏电流的SOI器件结构的制作方法，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源区和漏区，所述栅区下方即所述源区和漏区之间形成有沟道；所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述源区和漏区上方为源极和漏极；所述栅区与所述源极和漏极之间的器件表面被SiN钝化层覆盖；所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离。本发明在减小SOI器件结构的泄漏电流的同时提高了SOI器件结构的散热性能。
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