公开(公告)号：CN113424162A

公开(公告)日：2021-09-21

申请号：CN202080014341.8

申请日：2020-03-14

Applicant: 英特尔公司

Inventor： J·雷 ,  N·库雷 ,  S·迈于兰 ,  A·科克 ,  P·瑟蒂 ,  V·乔治 ,  V·安德烈 ,  A·阿普 ,  G·加西亚 ,  P·克 ,  S·金 ,  S·库马尔 ,  P·马罗利亚 ,  E·乌尔-艾哈迈德-瓦尔 ,  V·兰加纳坦 ,  W·萨德勒 ,  L·斯特里拉马萨马

IPC: G06F12/0804 ,  G06F12/0893 ,  G06F12/0862 ,  G06F9/38 ,  G06F12/128

Abstract: 本文描述的实施例提供了能够实现通用图形处理单元上的存储器的动态重新配置的技术。本文描述的一个实施例基于硬件统计能够实现高速缓冲存储器存储体指派的动态重新配置。一个实施例在相同页表层级内和相同页目录下使用混合四千字节和六十四千字节页能够实现虚拟存储器地址转化。一个实施例规定了一种图形处理器和相关联的异质处理系统，所述图形处理器和相关联的异质处理系统具有相同级别的缓存层级的近区域和远区域。

公开(公告)号：CN113396404A

公开(公告)日：2021-09-14

申请号：CN202080014312.1

申请日：2020-01-23

Applicant: 英特尔公司

Inventor： N·马塔姆 ,  L·切尼 ,  E·芬利 ,  V·乔治 ,  S·贾哈吉尔达 ,  A·科克 ,  J·马斯特罗纳德 ,  I·拉吉瓦尼 ,  L·斯特里拉马萨马 ,  M·特肖梅 ,  V·韦姆拉帕利 ,  B·萨维尔

IPC: G06F13/40 ,  H01L25/11

Abstract: 本文描述的实施例提供了用于将片上系统集成电路的架构分解成可封装到公共机箱上的多个不同芯粒的技术。在一个实施例中，图形处理单元或并行处理器由单独制造的各式各样的硅芯粒组成。芯粒是一种至少部分封装的集成电路，其包括可以与其它芯粒组装成更大封装的逻辑的不同单元。具有不同IP核逻辑的芯粒的多样化集合可以组装到单个器件中。

公开(公告)号：CN117581217A

公开(公告)日：2024-02-20

申请号：CN202280046869.2

申请日：2022-10-28

Applicant: 英特尔公司

Inventor： P·苏蒂 ,  V·克里希南 ,  A·R·阿普 ,  K·A·谢尔森 ,  L·斯特里拉马萨马

IPC: G06F12/084

Abstract: 一种图形处理器包括多级存储器单元，包括位于图形部件附近的存储器设备和缓存设备。图形处理器包括分布式压缩/解压缩，包括缓存设备和存储器设备之间的模块。当写入数据从缓存设备移动到存储器设备时，该模块可以执行写入数据的压缩，并且当读取数据从存储器设备移动到缓存设备时，该模块可以执行读取数据的解压缩。图形处理器可以包括第二级缓存，在第一级缓存和第二级缓存之间具有另一压缩模块。

公开(公告)号：CN117853311A

公开(公告)日：2024-04-09

申请号：CN202410134206.7

申请日：2020-01-23

Applicant: 英特尔公司

Inventor： N·马塔姆 ,  L·切尼 ,  E·芬利 ,  V·乔治 ,  S·贾哈吉尔达 ,  A·科克 ,  J·马斯特罗纳德 ,  I·拉吉瓦尼 ,  L·斯特里拉马萨马 ,  M·特肖梅 ,  V·韦姆拉帕利 ,  B·萨维尔

IPC: G06T1/20 ,  G06T1/40 ,  G06T1/60 ,  G06F13/16 ,  G06F13/18 ,  G06F13/40 ,  G06F13/42 ,  G06N3/04 ,  G06N3/08

Abstract: 本申请公开了SoC架构的分解。本文描述的实施例提供了用于将片上系统集成电路的架构分解成可封装到公共机箱上的多个不同芯粒的技术。在一个实施例中，图形处理单元或并行处理器由单独制造的各式各样的硅芯粒组成。芯粒是一种至少部分封装的集成电路，其包括可以与其它芯粒组装成更大封装的逻辑的不同单元。具有不同IP核逻辑的芯粒的多样化集合可以组装到单个器件中。

公开(公告)号：CN113989099A

公开(公告)日：2022-01-28

申请号：CN202111335050.1

申请日：2020-01-23

Applicant: 英特尔公司

Inventor： N·马塔姆 ,  L·切尼 ,  E·芬利 ,  V·乔治 ,  S·贾哈吉尔达 ,  A·科克 ,  J·马斯特罗纳德 ,  I·拉吉瓦尼 ,  L·斯特里拉马萨马 ,  M·特肖梅 ,  V·韦姆拉帕利 ,  B·萨维尔

IPC: G06T1/20 ,  G06T1/40 ,  G06T1/60 ,  G06F13/16 ,  G06F13/18 ,  G06F13/40 ,  G06F13/42 ,  G06N3/04 ,  G06N3/08

Abstract: 本申请公开了SoC架构的分解。本文描述的实施例提供了用于将片上系统集成电路的架构分解成可封装到公共机箱上的多个不同芯粒的技术。在一个实施例中，图形处理单元或并行处理器由单独制造的各式各样的硅芯粒组成。芯粒是一种至少部分封装的集成电路，其包括可以与其它芯粒组装成更大封装的逻辑的不同单元。具有不同IP核逻辑的芯粒的多样化集合可以组装到单个器件中。