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公开(公告)号：CN114968366A
公开(公告)日：2022-08-30
申请号：CN202210586709.9
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , B·阿什博 , J·皮尔斯 , A·阿普 , V·兰加纳坦 , L·斯特里拉马萨尔玛 , E·乌尔德-阿迈德-瓦尔 , A·阿南塔拉曼 , V·安德烈 , N·加洛泊凡博列斯 , V·乔治 , Y·哈雷尔 , 小亚瑟·亨特 , B·英斯科 , S·贾纳斯 , P·开 , M·麦克弗森 , S·马余兰 , M·A·彼得 , M·拉马多斯 , S·沙阿 , K·辛哈 , P·萨蒂 , V·维姆拉帕利
IPC: G06F9/302 , G06F9/38 , G06F12/0811 , G06F12/0862 , G06F12/0866
Abstract: 公开了用于提高高速缓存效率和利用率的系统和方法。在一个实施例中，图形处理器包括：处理资源，用于执行图形操作；以及高速缓存的高速缓存控制器，高速缓存耦合至处理资源。高速缓存控制器配置为通过确定默认设置还是指令将控制高速缓存的高速缓存操作来控制高速缓存优先级。
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公开(公告)号：CN113383313A
公开(公告)日：2021-09-10
申请号：CN202080011318.3
申请日：2020-02-12
Applicant: 英特尔公司
Abstract: 实施例总体上涉及用于图形处理的线程组调度。装置的实施例包括：多个处理器，其包括用于处理数据的多个图形处理器；存储器；以及一个或多个高速缓存，用于存储用于多个图形处理器的数据，其中，一个或多个处理器用于调度用于由多个图形处理器处理的多个线程组，对多个线程组的调度包括多个处理器根据一个或多个高速缓存的高速缓存局部性来应用偏置以用于调度多个线程组。
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公开(公告)号：CN113454609A
公开(公告)日：2021-09-28
申请号：CN202080014359.8
申请日：2020-02-12
Applicant: 英特尔公司
Inventor： V·维穆拉帕利 , L·斯特里拉马萨玛 , M·麦克费森 , A·阿南塔拉曼 , B·阿什博 , M·拉曼多斯 , W·B·萨德勒 , J·皮尔斯 , S·杰那斯 , B·英斯科 , V·兰加纳坦 , K·辛哈 , A·亨特 , P·苏尔蒂 , N·加洛普冯博里斯 , J·雷 , A·R·阿普 , E·乌尔-艾哈迈德-瓦尔 , A·科克 , S·金 , S·麦尤兰 , V·安德烈
IPC: G06F12/0862 , G06F12/0897 , G06F12/0888 , G06F9/38
Abstract: 实施例一般涉及用于图形数据处理的数据预取。一种设备的实施例包括：一个或多个处理器，所述一个或多个处理器包括一个或多个图形处理单元（GPU）；以及多个高速缓存，所述多个高速缓存用于为所述一个或多个GPU提供存储装置，所述多个高速缓存至少包括L1高速缓存和L3高速缓存；其中所述设备将通过所述一个或多个GPU中的第一GPU的预取器来提供对数据的智能预取，包括：测量针对所述L1高速缓存的命中率，在确定针对所述L1高速缓存的所述命中率等于或大于阈值时，将对数据的预取限于所述L3高速缓存中的存储装置，以及在确定针对所述L1高速缓存的所述命中率小于阈值时，允许对数据的所述预取到所述L1高速缓存。
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公开(公告)号：CN111752606A
公开(公告)日：2020-10-09
申请号：CN202010112705.8
申请日：2020-02-24
Applicant: 英特尔公司
IPC: G06F9/30
Abstract: 本申请公开了用于对多个数据元素值执行约简操作的方法和装置。本文中详述的实施例关于对多个数据元素值的约简操作。在一个实施例中，处理器包括用于对指令解码的解码电路以及用于执行经解码的指令的执行电路。该指令指定包含多个数据元素值的第一输入寄存器、包含多个索引的第一索引寄存器、以及输出寄存器，其中，多个索引中的每个索引映射至第一输入寄存器的一个唯一的数据元素位置。执行包括：基于索引标识彼此相关联的数据元素值；基于标识对相关联的数据元素值执行一个或多个约简操作；以及将一个或多个约简操作的结果存储在输出寄存器中。
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Patent Agency Ranking
公开(公告)号：CN115454501A
公开(公告)日：2022-12-09
申请号：CN202211137617.9
申请日：2020-02-24
Applicant: 英特尔公司
Abstract: 本申请公开了用于对多个数据元素值执行约简操作的方法和装置。本文中详述的实施例关于对多个数据元素值的约简操作。在一个实施例中，处理器包括用于对指令解码的解码电路以及用于执行经解码的指令的执行电路。该指令指定包含多个数据元素值的第一输入寄存器、包含多个索引的第一索引寄存器、以及输出寄存器，其中，多个索引中的每个索引映射至第一输入寄存器的一个唯一的数据元素位置。执行包括：基于索引标识彼此相关联的数据元素值；基于标识对相关联的数据元素值执行一个或多个约简操作；以及将一个或多个约简操作的结果存储在输出寄存器中。
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公开(公告)号：CN113454596A
公开(公告)日：2021-09-28
申请号：CN202080014238.3
申请日：2020-02-11
Applicant: 英特尔公司
Inventor： J·雷 , A·阿南塔拉曼 , A·R·阿普 , A·科克 , E·乌尔-艾哈迈德-瓦尔 , V·安德列 , S·麦于兰 , N·加洛普冯博里斯 , M·麦克费尔森 , B·阿什博 , M·拉曼多斯 , V·维穆拉帕利 , W·萨德勒 , J·皮尔斯 , S·金 , V·乔治
Abstract: 涉及图形处理器中的标量核集成的方法和设备。在示例中，一种设备包括处理器，所述处理器用于：从主机集合体接收用于图形工作负荷的工作负荷指令集，确定操作集合中适合于由所述图形处理装置的标量处理器集合体执行的第一操作子集和操作集合中适合于由所述图形处理装置的向量处理器集合体执行的第二操作子集，将所述第一操作子集指派给所述标量处理器集合体以用于执行以生成第一输出集合，将所述第二操作子集指派给所述向量处理器集合体以用于执行以生成第二输出集合。还公开并要求保护其它实施例。
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公开(公告)号：CN110968345A
公开(公告)日：2020-04-07
申请号：CN201910817011.1
申请日：2019-08-30
Applicant: 英特尔公司
Abstract: 本申请公开了用于数据并行单程序多数据(SPMD)执行的架构和方法。一种用于数据并行单程序多数据(SPMD)执行的装置和方法。例如，处理器的一个实施例包括：指令取出电路，用于取出一个或多个主线程的指令；解码器，用于对这些指令进行解码以生成微操作；数据并行集群(DPC)，用于执行包括这些微操作的子集的微线程，该DPC进一步包括：多个执行通道，用于执行对微线程的并行执行；指令解码队列(IDQ)，用于在执行之前存储微操作；以及调度器，用于基于包括指令指针(IP)值的相关联的变量来评估微线程，该调度器用于基于该评估而将微线程成组为片段以供在执行通道上进行并行执行。
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公开(公告)号：CN116893894A
公开(公告)日：2023-10-17
申请号：CN202310202498.9
申请日：2023-03-02
Applicant: 英特尔公司
IPC: G06F9/50
Abstract: 本申请公开了同步微线程化。描述了用于使用软屏障提示的技术。示例包括一种同步微线程(SyMT)协处理器，该SyMT协处理器耦合至逻辑处理器，以执行在执行进入SyMT模式的指令时执行多个微线程，其中每个微线程具有独立的寄存器状态，其中，SyMT协处理器进一步用于支持代码中的软屏障提示指令，该软屏障提示指令在由微线程处理时用于：至少部分地基于具有至少一个条目的数据结构来暂停要被重新开始的微线程的执行,该条目包括软屏障提示指令的指令指针以及在该指令指针处已遇到软屏障提示指令的微线程的计数。
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公开(公告)号：CN113366437A
公开(公告)日：2021-09-07
申请号：CN202080011587.X
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , B·阿什博 , J·皮尔斯 , A·阿普 , V·兰加纳坦 , L·斯特里拉马萨尔玛 , E·乌尔德-阿迈德-瓦尔 , A·阿南塔拉曼 , V·安德烈 , N·加洛泊凡博列斯 , V·乔治 , Y·哈雷尔 , 小亚瑟·亨特 , B·英斯科 , S·贾纳斯 , P·开 , M·麦克弗森 , S·马余兰 , M·A·彼得 , M·拉马多斯 , S·沙阿 , K·辛哈 , P·萨蒂 , V·维姆拉帕利
IPC: G06F9/30 , G06F9/38 , G06F12/0811 , G06F12/0862 , G06F12/0866
Abstract: 公开了用于提高高速缓存效率和利用率的系统和方法。在一个实施例中，图形处理器包括：处理资源，用于执行图形操作；以及高速缓存的高速缓存控制器，高速缓存耦合至处理资源。高速缓存控制器配置为通过确定默认设置还是指令将控制高速缓存的高速缓存操作来控制高速缓存优先级。
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