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公开(公告)号：CN104637526B
公开(公告)日：2018-10-26
申请号：CN201410638738.0
申请日：2014-11-07
Applicant: 瑞萨电子株式会社
Inventor： 饭岛正章
IPC: G11C11/407
Abstract: 本发明涉及一种半导体器件。过去存在不能够防止产生在信号DQS和DQSB之间的差的高阻抗状态的问题。通过本发明，第一比较器电路在将输入端子耦合到端子电位之后并且从两个信号的前导的开始时刻之前起输出表示DQS和DQSB之间的差的信号DQSIN。第二比较器电路将DQS或者DQSB的电平与基准电压Vref进行比较并且输出表示比较结果的信号ODT_DET。门电路在掩蔽状态下通过信号EW掩蔽信号DQSIN。控制电路基于ODT_DET识别前导的开始时刻，并且在前导的开始之前将信号EW设置为掩蔽状态并且从前导的开始时刻起将信号EW设置为去掩蔽状态。
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公开(公告)号：CN106936421A
公开(公告)日：2017-07-07
申请号：CN201710147817.5
申请日：2011-12-29
Applicant: 瑞萨电子株式会社
IPC: H03K19/00 , H03K19/096
Abstract: 在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。
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公开(公告)号：CN106936421B
公开(公告)日：2020-09-01
申请号：CN201710147817.5
申请日：2011-12-29
Applicant: 瑞萨电子株式会社
IPC: H03K19/00 , H03K19/096
Abstract: 在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。
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公开(公告)号：CN109584917A
公开(公告)日：2019-04-05
申请号：CN201811113924.7
申请日：2014-11-07
Applicant: 瑞萨电子株式会社
Inventor： 饭岛正章
IPC: G11C7/10
Abstract: 本发明涉及一种半导体器件。过去存在不能够防止产生在信号DQS和DQSB之间的差的高阻抗状态的问题。通过本发明，第一比较器电路在将输入端子耦合到端子电位之后并且从两个信号的前导的开始时刻之前起输出表示DQS和DQSB之间的差的信号DQSIN。第二比较器电路将DQS或者DQSB的电平与基准电压Vref进行比较并且输出表示比较结果的信号ODT_DET。门电路在掩蔽状态下通过信号EW掩蔽信号DQSIN。控制电路基于ODT_DET识别前导的开始时刻，并且在前导的开始之前将信号EW设置为掩蔽状态并且从前导的开始时刻起将信号EW设置为去掩蔽状态。
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公开(公告)号：CN104637526A
公开(公告)日：2015-05-20
申请号：CN201410638738.0
申请日：2014-11-07
Applicant: 瑞萨电子株式会社
Inventor： 饭岛正章
IPC: G11C11/407
CPC classification number: G11C11/4076 , G11C7/1084 , G11C7/1093 , G11C8/18 , G11C11/4096 , G11C7/109
Abstract: 本发明涉及一种半导体器件。过去存在不能够防止产生在信号DQS和DQSB之间的差的高阻抗状态的问题。通过本发明，第一比较器电路在将输入端子耦合到端子电位之后并且从两个信号的前导的开始时刻之前起输出表示DQS和DQSB之间的差的信号DQSIN。第二比较器电路将DQS或者DQSB的电平与基准电压Vref进行比较并且输出表示比较结果的信号ODT_DET。门电路在掩蔽状态下通过信号EW掩蔽信号DQSIN。控制电路基于ODT_DET识别前导的开始时刻，并且在前导的开始之前将信号EW设置为掩蔽状态并且从前导的开始时刻起将信号EW设置为去掩蔽状态。
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Patent Agency Ranking
公开(公告)号：CN104113329A
公开(公告)日：2014-10-22
申请号：CN201410155972.8
申请日：2014-04-17
Applicant: 瑞萨电子株式会社
CPC classification number: H03L7/0991 , H03L1/022 , H03L7/00 , H03L7/02 , H03L7/06 , H03L7/099 , H03L7/16 , H03L7/22 , H03L2207/06 , H03L2207/50
Abstract: 一种锁频环电路包括：生成时钟的数字控制振荡器；以及生成频率控制代码以控制时钟的振荡频率的FLL控制器。FLL控制器包括：将数字控制振荡器所生成的时钟频率与倍乘后参考时钟频率进行比较的频率比较单元；以及基于频率比较单元的比较结果生成频率控制代码以使得数字控制振荡器生成的时钟频率与倍乘后参考时钟频率匹配的延迟代码控制单元。频率比较单元通过使用第一和第二阈值确定时钟频率。延迟代码控制单元根据频率比较单元的确定生成频率控制代码并且将频率控制代码输出至数字控制振荡器。
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公开(公告)号：CN109584917B
公开(公告)日：2023-04-28
申请号：CN201811113924.7
申请日：2014-11-07
Applicant: 瑞萨电子株式会社
Inventor： 饭岛正章
IPC: G11C7/10
Abstract: 本发明涉及一种半导体器件。过去存在不能够防止产生在信号DQS和DQSB之间的差的高阻抗状态的问题。通过本发明，第一比较器电路在将输入端子耦合到端子电位之后并且从两个信号的前导的开始时刻之前起输出表示DQS和DQSB之间的差的信号DQSIN。第二比较器电路将DQS或者DQSB的电平与基准电压Vref进行比较并且输出表示比较结果的信号ODT_DET。门电路在掩蔽状态下通过信号EW掩蔽信号DQSIN。控制电路基于ODT_DET识别前导的开始时刻，并且在前导的开始之前将信号EW设置为掩蔽状态并且从前导的开始时刻起将信号EW设置为去掩蔽状态。
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公开(公告)号：CN104113329B
公开(公告)日：2019-06-14
申请号：CN201410155972.8
申请日：2014-04-17
Applicant: 瑞萨电子株式会社
CPC classification number: H03L7/0991 , H03L1/022 , H03L7/00 , H03L7/02 , H03L7/06 , H03L7/099 , H03L7/16 , H03L7/22 , H03L2207/06 , H03L2207/50
Abstract: 一种锁频环电路包括：生成时钟的数字控制振荡器；以及生成频率控制代码以控制时钟的振荡频率的FLL控制器。FLL控制器包括：将数字控制振荡器所生成的时钟频率与倍乘后参考时钟频率进行比较的频率比较单元；以及基于频率比较单元的比较结果生成频率控制代码以使得数字控制振荡器生成的时钟频率与倍乘后参考时钟频率匹配的延迟代码控制单元。频率比较单元通过使用第一和第二阈值确定时钟频率。延迟代码控制单元根据频率比较单元的确定生成频率控制代码并且将频率控制代码输出至数字控制振荡器。
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公开(公告)号：CN104012002B
公开(公告)日：2017-04-12
申请号：CN201180076035.8
申请日：2011-12-29
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/4076 , G06F13/1689 , G11C7/1066 , G11C7/1093 , G11C7/222 , G11C11/4093 , G11C29/023 , G11C29/028 , H03K5/159 , H03K19/0016 , H03K19/096
Abstract: 在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。
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公开(公告)号：CN104012002A
公开(公告)日：2014-08-27
申请号：CN201180076035.8
申请日：2011-12-29
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/4076 , G06F13/1689 , G11C7/1066 , G11C7/1093 , G11C7/222 , G11C11/4093 , G11C29/023 , G11C29/028 , H03K5/159 , H03K19/0016 , H03K19/096
Abstract: 在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。
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