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公开(公告)号：CN105185785A
公开(公告)日：2015-12-23
申请号：CN201510323633.0
申请日：2015-06-12
申请人： 瑞萨电子株式会社
发明人： 尾田秀一
IPC分类号： H01L27/12 , H01L29/78 , H01L29/06 , H01L21/84 , H01L21/336
摘要： 本发明涉及半导体装置及其制造方法，提高具有完全耗尽型SOI晶体管的半导体装置的可靠性以及性能。将在栅极电极(GE)的侧壁形成的偏移隔离部(OF)的宽度(Losw)设定为半导体层(SL)的厚度(Tsi)以上且半导体层(SL)的厚度(Tsi)与绝缘膜(BX)的厚度(Tbox)的合计厚度以下，将杂质离子注入到未被栅极电极(GE)以及偏移隔离部(OF)覆盖的半导体层(SL)。由此，使得通过杂质的离子注入形成的扩展层(EX)不从栅极电极(GE)的端部下方进入到沟道内。
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公开(公告)号：CN106449650A
公开(公告)日：2017-02-22
申请号：CN201610576209.1
申请日：2016-07-20
申请人： 瑞萨电子株式会社
发明人： 尾田秀一
IPC分类号： H01L27/12 , H01L29/786 , H01L21/762 , H01L21/336
CPC分类号： H01L29/0847 , H01L21/02636 , H01L21/76232 , H01L21/76283 , H01L21/84 , H01L27/1203 , H01L27/1207 , H01L29/045 , H01L29/0649 , H01L29/456 , H01L29/66568 , H01L29/78 , H01L29/78618 , H01L29/78654 , H01L29/66772
摘要： 本发明涉及半导体装置及其制造方法，提高了半导体装置的性能。元件隔离部分包括从SOI衬底突出并且接触堆积层的突出部分。相对于SOI衬底的硅层的表面，突出部分的上表面的高度被构造成低于或等于堆积层的上表面的高度并且高于或等于堆积层的上表面的高度的一半。
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公开(公告)号：CN104425497A
公开(公告)日：2015-03-18
申请号：CN201410429530.8
申请日：2014-08-27
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/092 , H01L21/8238
CPC分类号： H01L27/1203 , H01L21/26586 , H01L21/76229 , H01L21/76264 , H01L21/84 , H01L29/0653 , H01L29/36 , H01L29/45 , H01L29/66598 , H01L29/66681 , H01L29/78 , H01L29/7824 , H01L29/7835
摘要： 一种半导体装置及其制造方法，提高半导体装置的性能。在半导体基板上经由绝缘层而形成了半导体层的SOI基板中，在nMIS形成区域的半导体层和pMIS形成区域的半导体层上分别形成MISFET，在供电区域中，除去半导体层和绝缘层。在半导体基板内，以在俯视时包括nMIS形成区域和供电区域的方式形成p型半导体区域，以在俯视时包括pMIS形成区域和供电区域的方式形成n型半导体区域(NR2)。在半导体基板内，相比p型半导体区域为低杂质浓度的p型阱(PW)形成为内包p型半导体区域，相比n型半导体区域为低杂质浓度的n型阱(NW)形成为内包n型半导体区域。p型半导体区域和n型半导体区域比元件分离区域(ST)深。
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公开(公告)号：CN105448912B
公开(公告)日：2020-11-27
申请号：CN201510617710.3
申请日：2015-09-24
申请人： 瑞萨电子株式会社
发明人： 尾田秀一
IPC分类号： H01L27/088 , H01L29/06 , H01L21/04 , H01L21/8234
摘要： 本发明涉及半导体装置及其制造方法，提高半导体装置的性能。半导体装置包括SOI基板(SB1)以及在SOI基板(SB1)上形成的MISFET(Q1)。SOI基板(SB1)具有基体(SS1)、在基体(SS1)上形成的接地面区域(GP)、在接地面区域(GP)上形成的BOX层(3)以及在BOX层(3)上形成的SOI层(4)。基体(SS1)由硅构成，接地面区域(GP)包括由碳化硅构成的半导体区域(1)。
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公开(公告)号：CN105448912A
公开(公告)日：2016-03-30
申请号：CN201510617710.3
申请日：2015-09-24
申请人： 瑞萨电子株式会社
发明人： 尾田秀一
IPC分类号： H01L27/088 , H01L29/06 , H01L21/04 , H01L21/8234
摘要： 本发明涉及半导体装置及其制造方法，提高半导体装置的性能。半导体装置包括SOI基板(SB1)以及在SOI基板(SB1)上形成的MISFET(Q1)。SOI基板(SB1)具有基体(SS1)、在基体(SS1)上形成的接地面区域(GP)、在接地面区域(GP)上形成的BOX层(3)以及在BOX层(3)上形成的SOI层(4)。基体(SS1)由硅构成，接地面区域(GP)包括由碳化硅构成的半导体区域(1)。
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公开(公告)号：CN105185785B
公开(公告)日：2020-11-27
申请号：CN201510323633.0
申请日：2015-06-12
申请人： 瑞萨电子株式会社
发明人： 尾田秀一
IPC分类号： H01L27/12 , H01L29/78 , H01L29/06 , H01L21/84 , H01L21/336
摘要： 本发明涉及半导体装置及其制造方法，提高具有完全耗尽型SOI晶体管的半导体装置的可靠性以及性能。将在栅极电极(GE)的侧壁形成的偏移隔离部(OF)的宽度(Losw)设定为半导体层(SL)的厚度(Tsi)以上且半导体层(SL)的厚度(Tsi)与绝缘膜(BX)的厚度(Tbox)的合计厚度以下，将杂质离子注入到未被栅极电极(GE)以及偏移隔离部(OF)覆盖的半导体层(SL)。由此，使得通过杂质的离子注入形成的扩展层(EX)不从栅极电极(GE)的端部下方进入到沟道内。
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公开(公告)号：CN104659032A
公开(公告)日：2015-05-27
申请号：CN201410429736.0
申请日：2014-08-27
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L21/823814 , H01L21/823418 , H01L21/84 , H01L27/088 , H01L27/0922 , H01L27/1104 , H01L27/1203
摘要： 一种半导体器件及其制造方法，抑制半导体器件的性能降低。形成场效应晶体管(Q1)的活性区域(ACT1)的宽度小于形成场效应晶体管(Q2)的活性区域(ACT2)的宽度时，场效应晶体管(Q1)的提升源极层(EP(S1))的表面的高度高于场效应晶体管(Q2)的提升源极层(EP(S2))的表面的高度。而且场效应晶体管(Q1)的提升漏极层(EP(D1))的表面的高度高于场效应晶体管(Q2)的提升漏极层(EP(D2)的表面的高度。
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公开(公告)号：CN104425497B
公开(公告)日：2018-04-06
申请号：CN201410429530.8
申请日：2014-08-27
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/092 , H01L21/8238
CPC分类号： H01L27/1203 , H01L21/26586 , H01L21/76229 , H01L21/76264 , H01L21/84 , H01L29/0653 , H01L29/36 , H01L29/45 , H01L29/66598 , H01L29/66681 , H01L29/78 , H01L29/7824 , H01L29/7835
摘要： 一种半导体装置及其制造方法，提高半导体装置的性能。在半导体基板上经由绝缘层而形成了半导体层的SOI基板中，在nMIS形成区域的半导体层和pMIS形成区域的半导体层上分别形成MISFET，在供电区域中，除去半导体层和绝缘层。在半导体基板内，以在俯视时包括nMIS形成区域和供电区域的方式形成p型半导体区域，以在俯视时包括pMIS形成区域和供电区域的方式形成n型半导体区域(NR2)。在半导体基板内，相比p型半导体区域为低杂质浓度的p型阱(PW)形成为内包p型半导体区域，相比n型半导体区域为低杂质浓度的n型阱(NW)形成为内包n型半导体区域。p型半导体区域和n型半导体区域比元件分离区域(ST)深。
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