公开(公告)号：CN119890188A

公开(公告)日：2025-04-25

申请号：CN202510010249.9

申请日：2025-01-03

Applicant: 湖北江城实验室

Inventor： 陈翀一 ,  刘淑娟 ,  杨展頔 ,  彭昊阳

IPC: H01L23/544 ,  H01L21/66 ,  H10B80/00

Abstract: 本申请实施例公开了一种半导体结构及其测试方法，涉及半导体技术领域，能够减小半导体结构的尺寸，提高测试效率，实现半导体结构能够适用于不同性能的测试。半导体结构包括半导体基底、堆叠结构、至少一个第一测试焊盘、至少一个第二测试焊盘、至少一个第三测试焊盘和至少一个第四测试焊盘。堆叠结构包括层叠设置且相互耦接的多个测试芯片和一个导电层。导电层设置于相邻两个所述测试芯片之间，且与测试芯片耦接。导电层包括沿垂直于半导体基底和堆叠结构的层叠方向间隔设置的多个导电结构；一个第一测试焊盘通过一个导电结构与一个第二测试焊盘耦接；一个第三测试焊盘通过一个导电结构与一个第四测试焊盘耦接。

公开(公告)号：CN119581459A

公开(公告)日：2025-03-07

申请号：CN202411711717.7

申请日：2024-11-27

Applicant: 湖北江城实验室

Inventor： 陈翀一 ,  彭昊阳 ,  刘淑娟 ,  谷牧阳

IPC: H01L23/544 ,  H01L23/538 ,  H01L21/768 ,  G01L5/00

Abstract: 本申请实施例提供一种半导体封装结构及其制造方法。其中，半导体封装结构包括堆叠设置的多个半导体芯片；至少一个半导体芯片包括沿多个不同方向布置的多个应力检测结构；应力检测结构位于半导体芯片的互连结构中；多个半导体芯片包括穿过至少一个半导体芯片且与应力检测结构连接的引出结构；引出结构将应力检测结构引出至多个半导体芯片的顶部或者底部。

公开(公告)号：CN119761127A

公开(公告)日：2025-04-04

申请号：CN202411891660.3

申请日：2024-12-20

Applicant: 湖北江城实验室

Inventor： 陈翀一 ,  刘淑娟 ,  彭昊阳 ,  江仲开

IPC: G06F30/23

Abstract: 本公开提供一种半导体结构的设计方法、设计设备及计算机可读存储介质，其中，半导体结构的设计方法包括：调整代表性体积元内的金属线的布线方式，以获取具有不同的金属线布线方式的多个代表性体积元；对多个代表性体积元建立多个第一有限元仿真模型，并分别获取多个第一有限元仿真模型的等效材料性能；分别基于多个第一有限元仿真模型的等效材料性能以及衬底的材料性能，对待设计的半导体结构建立多个第二有限元仿真模型，并模拟多个第二有限元仿真模型在热处理过程中以及经历热处理过程后的翘曲变形情况。