公开(公告)号：CN119252743B

公开(公告)日：2025-03-07

申请号：CN202411786762.9

申请日：2024-12-05

Applicant: 湖北江城实验室

Inventor： 彭昊阳 ,  刘淑娟 ,  杨展頔 ,  王锦驰

IPC: H01L21/48 ,  H01L23/498

Abstract: 本公开实施例提供了一种半导体结构的制备方法及半导体结构，其中制备方法包括：提供衬底，在衬底的第一表面上依次形成掩埋式电源轨及器件结构。在衬底的第二表面上形成第一介质层，并至少对第一介质层执行刻蚀工艺以形成通孔结构和开口结构，开口结构位于通孔结构的周围，通孔结构暴露出掩埋式电源轨，其中，第一表面与第二表面为衬底相对设置的两个表面。执行填充工艺，以在开口结构中形成应力吸收结构，并在通孔结构中形成导电结构。

公开(公告)号：CN119890188A

公开(公告)日：2025-04-25

申请号：CN202510010249.9

申请日：2025-01-03

Applicant: 湖北江城实验室

Inventor： 陈翀一 ,  刘淑娟 ,  杨展頔 ,  彭昊阳

IPC: H01L23/544 ,  H01L21/66 ,  H10B80/00

Abstract: 本申请实施例公开了一种半导体结构及其测试方法，涉及半导体技术领域，能够减小半导体结构的尺寸，提高测试效率，实现半导体结构能够适用于不同性能的测试。半导体结构包括半导体基底、堆叠结构、至少一个第一测试焊盘、至少一个第二测试焊盘、至少一个第三测试焊盘和至少一个第四测试焊盘。堆叠结构包括层叠设置且相互耦接的多个测试芯片和一个导电层。导电层设置于相邻两个所述测试芯片之间，且与测试芯片耦接。导电层包括沿垂直于半导体基底和堆叠结构的层叠方向间隔设置的多个导电结构；一个第一测试焊盘通过一个导电结构与一个第二测试焊盘耦接；一个第三测试焊盘通过一个导电结构与一个第四测试焊盘耦接。

公开(公告)号：CN119252743A

公开(公告)日：2025-01-03

申请号：CN202411786762.9

申请日：2024-12-05

Applicant: 湖北江城实验室

Inventor： 彭昊阳 ,  刘淑娟 ,  杨展頔 ,  王锦驰

IPC: H01L21/48 ,  H01L23/498

Abstract: 本公开实施例提供了一种半导体结构的制备方法及半导体结构，其中制备方法包括：提供衬底，在衬底的第一表面上依次形成掩埋式电源轨及器件结构。在衬底的第二表面上形成第一介质层，并至少对第一介质层执行刻蚀工艺以形成通孔结构和开口结构，开口结构位于通孔结构的周围，通孔结构暴露出掩埋式电源轨，其中，第一表面与第二表面为衬底相对设置的两个表面。执行填充工艺，以在开口结构中形成应力吸收结构，并在通孔结构中形成导电结构。