用于芯粒互联接口的数据传输方法及芯粒互联接口

    公开(公告)号:CN116775546A

    公开(公告)日:2023-09-19

    申请号:CN202310802966.6

    申请日:2023-06-30

    Inventor: 梁岩

    Abstract: 本公开的实施例提供用于芯粒互联接口的数据传输方法及芯粒互联接口。数据传输方法应用于接收端,该方法包括:接收N个数据信号和第一时钟信号,第一时钟信号的周期数量有限,N个数据信号中的每个数据信号的周期数量小于或等于第一时钟信号的周期数量,N为正整数;根据第一时钟信号,定位N个数据信号中的数据的开始位置,并获取N个数据信号中的数据。采用本实施例所提供的方法,接收端使用第一时钟信号来获取数据信号中的数据,而不是使用有效标志位,从而无需预先进行时钟到数据对齐训练,并且还能够实时对齐。

    一种内存访问方法及相关设备
    3.
    发明公开

    公开(公告)号:CN119669110A

    公开(公告)日:2025-03-21

    申请号:CN202411736241.2

    申请日:2024-11-28

    Abstract: 本申请实施例提供了一种内存访问方法及相关设备,其中,所述方法,包括:获取预取请求,所述预取请求为来自处理器生成的预测请求,以及对该处理器发送至片上网络的请求进行提取得到的提取请求;其中,所述预取请求至少包括内存地址和控制信息;将所述预取请求发送至预取网络;基于所述预取请求,从所述内存中读取与所述预取请求相对应的预取数据;判断由处理器发送至内存的访问请求的内存地址是否与所述预取请求的内存地址匹配;若由处理器发送至内存的访问请求的内存地址与所述预取请求的内存地址匹配,则将预取数据返回给所述访问请求。本申请实施例能够提高数据传输效率。

    源芯片、目的芯片、数据传输方法及处理器系统

    公开(公告)号:CN112416848B

    公开(公告)日:2023-10-20

    申请号:CN202011296358.5

    申请日:2020-11-18

    Inventor: 梁岩 王文根

    Abstract: 本申请提供一种源芯片、目的芯片、数据传输方法及处理器系统,包括数据编码模块以及驱动器,数据编码模块与驱动器连接;数据编码模块用于接收串行数据,对串行数据进行编码得到编码数据,并将编码数据传输至驱动器,其中,编码数据的任意相邻两个数据之间均有跳变延;驱动器用于接收编码数据,并将编码数据发往对端的目的芯片,以使对端的目的芯片根据任意相邻两个数据之间均有跳变延的编码数据,将编码数据恢复成串行数据。通过对串行数据的编码,使得编码数据通过跳变延的变化携带有时钟信号,与现有技术中不携带时钟信号,需对端的芯片自适应时钟相比,降低了恢复时钟的难度,减小了数据传输的延迟。

    用于芯粒互联接口的数据传输方法及芯粒互联接口

    公开(公告)号:CN116775546B

    公开(公告)日:2024-08-30

    申请号:CN202310802966.6

    申请日:2023-06-30

    Inventor: 梁岩

    Abstract: 本公开的实施例提供用于芯粒互联接口的数据传输方法及芯粒互联接口。数据传输方法应用于接收端,该方法包括:接收N个数据信号和第一时钟信号,第一时钟信号的周期数量有限,N个数据信号中的每个数据信号的周期数量小于或等于第一时钟信号的周期数量,N为正整数;根据第一时钟信号,定位N个数据信号中的数据的开始位置,并获取N个数据信号中的数据。采用本实施例所提供的方法,接收端使用第一时钟信号来获取数据信号中的数据,而不是使用有效标志位,从而无需预先进行时钟到数据对齐训练,并且还能够实时对齐。

    占空比训练电路、占空比调整方法及存储器控制器

    公开(公告)号:CN114360598A

    公开(公告)日:2022-04-15

    申请号:CN202111623743.0

    申请日:2021-12-28

    Inventor: 曾峰 梁岩

    Abstract: 本公开实施例提供了一种占空比训练电路、占空比调整方法及存储器控制器。该占空比训练电路包括占空比测量单元,被配置为获取存储器的占空比的测量结果;训练引擎,被配置为根据占空比测量单元发送的测量结果,生成占空比调整命令以指示存储器对占空比进行调节。该占空比训练电路通过监测占空比测量数据来实现对存储器的数据选通信号的占空比的准确调整,使数据选通信号的占空比处于最优状态,从而优化存储器的性能和高速访问的稳定性。

    数据处理方法及装置、数据处理设备和存储介质

    公开(公告)号:CN113867681A

    公开(公告)日:2021-12-31

    申请号:CN202111164167.8

    申请日:2021-09-30

    Abstract: 一种数据处理方法及装置、数据处理设备和存储介质。该数据处理方法用于先进先出(FIFO)缓存器,FIFO缓存器包括依序排列的多个存储段,写时钟信号与参考时钟信号同相且在一个参考周期内对应X个写时钟周期,读时钟信号与参考时钟信号同相且在一个参考周期内对应Y个读时钟周期,X和Y为正整数。该数据处理方法包括:响应于X大于Y,在X个写时钟周期中,选择多个写中止周期,在多个写中止周期期间,使得FIFO缓存器的写指针保持不变;响应于X小于Y,在Y个读时钟周期中,选择多个读中止周期,在多个读中止周期期间,使得FIFO缓存器的读指针保持不变。该数据处理方法有效地降低异步FIFO缓存器的传输延时,减少异步FIFO缓存器需要的缓存资源,节约成本。

    源芯片、目的芯片、数据传输方法及处理器系统

    公开(公告)号:CN112416848A

    公开(公告)日:2021-02-26

    申请号:CN202011296358.5

    申请日:2020-11-18

    Inventor: 梁岩 王文根

    Abstract: 本申请提供一种源芯片、目的芯片、数据传输方法及处理器系统,包括数据编码模块以及驱动器,数据编码模块与驱动器连接;数据编码模块用于接收串行数据,对串行数据进行编码得到编码数据,并将编码数据传输至驱动器,其中,编码数据的任意相邻两个数据之间均有跳变延;驱动器用于接收编码数据,并将编码数据发往对端的目的芯片,以使对端的目的芯片根据任意相邻两个数据之间均有跳变延的编码数据,将编码数据恢复成串行数据。通过对串行数据的编码,使得编码数据通过跳变延的变化携带有时钟信号,与现有技术中不携带时钟信号,需对端的芯片自适应时钟相比,降低了恢复时钟的难度,减小了数据传输的延迟。

    相位调整方法、反馈获取方法、芯粒互联接口及电子设备

    公开(公告)号:CN116880659A

    公开(公告)日:2023-10-13

    申请号:CN202310797964.2

    申请日:2023-06-30

    Inventor: 梁岩

    Abstract: 本公开提供了用于相位调整方法、反馈获取方法、芯粒互联接口及电子设备。应用于发送端的相位调整方法包括:从接收端接收用于芯粒间的数据去歪斜的反馈结果,其中,反馈结果表示时钟信号和/或数据信号的对齐情况,其中,在不对齐时,不对齐包括时钟信号不对齐、数据信号不对齐或时钟信号及数据信号均不对齐;在反馈结果表示不对齐时,调整发送到接收端的时钟信号的相位和/或调整多个数据信号的相位。相较于接收端来进行相位调整实现数据去歪斜,采用发送端的相位调整方法来实现数据去歪斜,可以减小工艺偏差、电源噪声和温度变化对性能的影响,并最大可能的保持时钟信号和数据信号的延迟匹配。

    电流模式逻辑驱动电路
    10.
    发明授权

    公开(公告)号:CN110048709B

    公开(公告)日:2023-05-26

    申请号:CN201910315773.1

    申请日:2019-04-19

    Inventor: 梁岩

    Abstract: 本公开内容涉及控制信号生成电路、电流模式逻辑驱动电路、电子设备及差分信号生成方法。根据本公开内容的一个实施例,该控制信号生成电路包括:基准信号生成模块、电压信号生成模块、输出模块、电源端子以及接地端子。本公开内容的方案至少能有助于实现如下效果之一:降低电路功耗、提高CML驱动电路的速度、减小输出的差分信号的抖动、抑制静电释放对电路的不利影响。

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