一种低压低容SCR结构保护器件及其制作方法

    公开(公告)号:CN118522731A

    公开(公告)日:2024-08-20

    申请号:CN202410997338.2

    申请日:2024-07-24

    摘要: 本发明公开一种低压低容SCR结构保护器件及其制作方法,器件包括N‑单晶片、形成在所述N‑单晶片表面的P‑区、第一N+区、第二N+区、第三N+区、第一P+区、第二P+区、第三P+区、第四P+区、设置于所述N‑单晶片上方的介质层以及设置于所述介质层上方的第一金属层和第二金属层,所述第三N+区位于所述第四P+区下方,所述第一N+区一侧形成第一槽,所述第一N+区和所述第一P+区之间形成第二槽,所述第一P+区和所述第四P+区之间形成第三槽,所述第四P+区和所述P‑区之间形成第四槽,所述P‑区一侧形成第五槽。本发明提供了一种低压低容SCR结构保护器件,可以在芯片面积不变的条件下,通过合理的结构和工艺设计,获得更低的击穿电压、更低的电容以及更高的ESD抗干扰能力。

    一种维持电压可调的多端口ESD保护器件及其制作方法

    公开(公告)号:CN118099161B

    公开(公告)日:2024-06-28

    申请号:CN202410487279.4

    申请日:2024-04-23

    IPC分类号: H01L27/02 H01L27/12 H01L21/84

    摘要: 本发明涉及电子科学与技术领域,具体为一种维持电压可调的多端口ESD保护器件,包括SOI衬底,所述SOI衬底由N型衬底层、中间埋氧层及顶部N型半导体层叠加而成;所述顶部N型半导体层上形成有三个结构单元,分别为正偏二极管单元、反偏二极管单元和NPN三极管单元,其中NPN三极管单元包括设置于顶部N型半导体层上的P型阱区以及设置在P型阱区上的P+扩散1区、P+扩散2区和N+扩散区,P+扩散2区的注入位置或者注入浓度可根据需要调整,且P+扩散2区上还设置有N+扩散区。同时公开了该ESD保护器件的制作方法,以实现本发明的有益效果:寄生电容减小了20%,SOI的引入解决了NPN的寄生问题;维持电压可调功能是通过P+扩散2区实现,避免了高温推结过程,减少了制造过程中的热预算;可以实现多端口的ESD保护,ESD能力大于30KV,8/20µs下允许通过的峰值电流达到13A,为高速通信接口的ESD保护提供一种解决方案。

    一种低电容的ESD保护器件及制作方法

    公开(公告)号:CN115831961B

    公开(公告)日:2023-04-28

    申请号:CN202310112901.9

    申请日:2023-02-15

    IPC分类号: H01L27/02

    摘要: 本发明公开了一种低电容的ESD保护器件及制作方法,属于电子技术以及集成电路静电放电保护技术领域,该ESD保护器件包括P型材料、N型掺杂区、多个N+扩散区、多个P+扩散区、绝缘介质层、热氧化层、低K介质层、阴极金属层以及阳极金属层。本发明通过在芯片面积保持不变的基础上,优化焊盘下方结构,在金属层下方采用凹槽+热氧化层+低K介质的工艺,避免了常规加厚介质层所带来的接触孔填充空洞等问题,可以广泛适用于横向ESD器件,将原本占比30~50%的寄生电容Cp降至20%以下。

    一种低电容低残压单向ESD保护器件及其制作方法

    公开(公告)号:CN118073351B

    公开(公告)日:2024-08-02

    申请号:CN202410502208.7

    申请日:2024-04-25

    IPC分类号: H01L27/02 H01L21/8222

    摘要: 本发明公开一种低电容低残压单向ESD保护器件,在P‑衬底材料上,正面光刻、磷注入、推进,形成N‑扩散区,正面光刻、硼注入、推进,形成P+扩散区,正面光刻、磷注入、推进,形成N+扩散区,介质层起到介质隔离的作用,第一金属层、第二金属层分别表示ESD保护器件的两个电极端口,即为阳极。本发明可以在芯片面积不变的条件下,通过合理的结构设计,获得更低的电容和更低的残压。通过引入淀积表面钝化层,并通过正面光刻保留金属层下方的表面钝化层,从而提高金属层下方介质层的厚度,有效的降低寄生电容Cp。

    一种低电容低残压的双向ESD保护器件及其制作方法

    公开(公告)号:CN113764404B

    公开(公告)日:2024-06-04

    申请号:CN202111106081.X

    申请日:2021-09-22

    IPC分类号: H01L27/02 H01L29/06 H01L21/77

    摘要: 本发明公开一种低电容低残压的双向ESD保护器件及其制作方法,包括N型衬底材料、P型外延层、正面金属区和背面金属区,P型外延层顶部设有N型扩散区b,N型扩散区b之间设有P型扩散区,最外侧的N型扩散区b外侧设有N型扩散区a,P型外延层顶部设有隔离介质层。外延工艺在N型衬底材料生长一层P型外延层,生长一层牺牲氧化层,光刻形成N型扩散区图形,磷注入,磷推进,形成N型扩散区,光刻形成P型扩散区图形,硼注入,硼推进,形成P型扩散区,光刻形成N型扩散区图形,磷注入,磷推进,形成N型扩散区,正面淀积隔离介质层,光刻形成接触孔区,正面金属化,背面金属化。在背面金属接触基板的的时候,有利于散热,保证产品的性能。

    一种集成的低电容ESD保护器件及其制备方法

    公开(公告)号:CN110265392B

    公开(公告)日:2024-05-31

    申请号:CN201910490529.9

    申请日:2019-06-06

    发明人: 宋文龙

    IPC分类号: H01L27/02 H01L21/822

    摘要: 本发明公开了一种集成的低电容ESD保护器件及其制备方法,该器件包括四个通道的低电容单向集成ESD保护器件,每个通道均由串联的低电容二极管D1和低电容二极管D2组成,该四个通道均与低电压二极管D3并联。该集成的低电容ESD保护器件的制备方法,包括以下步骤:P+衬底材料的制备;光刻及砷注入与退火;外延生长;光刻及硼注入与退火;光刻及STI隔离的制备;光刻及硼注入与退火;光刻及磷注入与退火;光刻接触孔;正面溅射金属;光刻形成正面金属区10;背面减薄;背面蒸银或者蒸金;真空合金。本发明将三颗芯片,二极管D1、D2、D3集成在一颗芯片上,同时满足高ESD泄放电流、低电容、低残压的性能要求。