一种半导体结构及其制备方法
    1.
    发明公开

    公开(公告)号:CN118522730A

    公开(公告)日:2024-08-20

    申请号:CN202410993877.9

    申请日:2024-07-24

    摘要: 本发明公开一种半导体结构及其制备方法,包括P+单晶片、形成于所述P+单晶片上方的第一N‑区、第二N‑区以及第一N+区,所述第一N‑区上方设有第三N‑区,所述第二N‑区上方设有第四N‑区,所述第一N+区上方设有第五N‑区,所述第三N‑区上方设有第六N+区,所述第四N‑区上方设有第七N+区,所述第五N‑区上方设有P+区,所述第六N+区、第七N+区、有P+区上方设有介质层,所述第一N+区两侧设有第一槽和第二槽,所述第一槽和第二槽从所述介质层下方延伸至第一N+区,所述P+单晶片下方设有第一金属层,所述介质层上方设有第二金属层。该半导体结构在芯片面积不变的条件下,通过合理的结构和工艺设计,获得更高的ESD抗干扰能力,更低的制造难度,更稳定一致的参数。

    一种维持电压可调的多端口ESD保护器件及其制作方法

    公开(公告)号:CN118099161A

    公开(公告)日:2024-05-28

    申请号:CN202410487279.4

    申请日:2024-04-23

    IPC分类号: H01L27/02 H01L27/12 H01L21/84

    摘要: 本发明涉及电子科学与技术领域,具体为一种维持电压可调的多端口ESD保护器件,包括SOI衬底,所述SOI衬底由N型衬底层、中间埋氧层及顶部N型半导体层叠加而成;所述顶部N型半导体层上形成有三个结构单元,分别为正偏二极管单元、反偏二极管单元和NPN三极管单元,其中NPN三极管单元包括设置于顶部N型半导体层上的P型阱区以及设置在P型阱区上的P+扩散1区、P+扩散2区和N+扩散区,P+扩散2区的注入位置或者注入浓度可根据需要调整,且P+扩散2区上还设置有N+扩散区。同时公开了该ESD保护器件的制作方法,以实现本发明的有益效果:寄生电容减小了20%,SOI的引入解决了NPN的寄生问题;维持电压可调功能是通过P+扩散2区实现,避免了高温推结过程,减少了制造过程中的热预算;可以实现多端口的ESD保护,ESD能力大于30KV,8/20µs下允许通过的峰值电流达到13A,为高速通信接口的ESD保护提供一种解决方案。

    一种低压低容SCR结构保护器件及其制作方法

    公开(公告)号:CN118522731A

    公开(公告)日:2024-08-20

    申请号:CN202410997338.2

    申请日:2024-07-24

    摘要: 本发明公开一种低压低容SCR结构保护器件及其制作方法,器件包括N‑单晶片、形成在所述N‑单晶片表面的P‑区、第一N+区、第二N+区、第三N+区、第一P+区、第二P+区、第三P+区、第四P+区、设置于所述N‑单晶片上方的介质层以及设置于所述介质层上方的第一金属层和第二金属层,所述第三N+区位于所述第四P+区下方,所述第一N+区一侧形成第一槽,所述第一N+区和所述第一P+区之间形成第二槽,所述第一P+区和所述第四P+区之间形成第三槽,所述第四P+区和所述P‑区之间形成第四槽,所述P‑区一侧形成第五槽。本发明提供了一种低压低容SCR结构保护器件,可以在芯片面积不变的条件下,通过合理的结构和工艺设计,获得更低的击穿电压、更低的电容以及更高的ESD抗干扰能力。

    一种维持电压可调的多端口ESD保护器件及其制作方法

    公开(公告)号:CN118099161B

    公开(公告)日:2024-06-28

    申请号:CN202410487279.4

    申请日:2024-04-23

    IPC分类号: H01L27/02 H01L27/12 H01L21/84

    摘要: 本发明涉及电子科学与技术领域,具体为一种维持电压可调的多端口ESD保护器件,包括SOI衬底,所述SOI衬底由N型衬底层、中间埋氧层及顶部N型半导体层叠加而成;所述顶部N型半导体层上形成有三个结构单元,分别为正偏二极管单元、反偏二极管单元和NPN三极管单元,其中NPN三极管单元包括设置于顶部N型半导体层上的P型阱区以及设置在P型阱区上的P+扩散1区、P+扩散2区和N+扩散区,P+扩散2区的注入位置或者注入浓度可根据需要调整,且P+扩散2区上还设置有N+扩散区。同时公开了该ESD保护器件的制作方法,以实现本发明的有益效果:寄生电容减小了20%,SOI的引入解决了NPN的寄生问题;维持电压可调功能是通过P+扩散2区实现,避免了高温推结过程,减少了制造过程中的热预算;可以实现多端口的ESD保护,ESD能力大于30KV,8/20µs下允许通过的峰值电流达到13A,为高速通信接口的ESD保护提供一种解决方案。

    一种低触发电压高泄放能力的双向ESD保护器件

    公开(公告)号:CN221632569U

    公开(公告)日:2024-08-30

    申请号:CN202323665787.7

    申请日:2023-12-28

    IPC分类号: H01L27/02

    摘要: 本实用新型公开一种低触发电压高泄放能力的双向ESD保护器件,包括SOI型N+衬底材料、从下至上依序设置在所述SOI型N+衬底材料表面的Pwell阱区、Nwell‑SCR阱区、Nwell‑PN阱区,在Pwell阱区、Nwell‑SCR阱区、Nwell‑PN阱区以及衬SOI型N+衬底材料中形成PSD欧姆接触区和NSD欧姆接触区,该ESD保护器件通过两个槽区电学隔离从左至右依次分为、DIODE1单元、DIODE11单元以及SCR单元和DIODE2单元,所述槽区从上表面延伸至所述SOI型N+衬底材料。本实用新型在不增加额外芯片面积的基础上,改变原有的ESD防护单元的SCR结构,将SCR结构中未用到的有源区进行有效利用,即在N+衬底材料上形成Pwell阱区、PSD欧姆接触区和NSD欧姆接触区,与原本的SCR形成并联结构。

    一种具有极强泄放能力的双向保护器件

    公开(公告)号:CN221327721U

    公开(公告)日:2024-07-12

    申请号:CN202323272567.8

    申请日:2023-12-01

    IPC分类号: H01L27/02 H01L29/06

    摘要: 本实用新型公开了一种具有极强泄放能力的双向保护器件,包括位于最底端的背面金属电极,背面金属电极上方设有N+衬底,N+衬底上方设有N型功能层和P埋层,N型功能层位于P埋层的中心内侧,N型功能层和P埋层之间、P埋层内部设有短隔离槽,短隔离槽未贯穿P埋层和N型功能层,N型功能层上方设有P+掺杂区,P埋层上方设有N+掺杂区,P+掺杂区和N+掺杂区上方设有正面金属电极。本实用新型相较于现有的通用型结构,没有将短隔离槽贯穿P埋层,器件在遇到ESD事件时,内部过电流的面积增加了,器件的ESD保护能力大大提升。同时采用纵向三极管式的短隔离槽结构也有效减少的寄生电容,进一步提高器件的ESD保护能力。